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J-GLOBAL ID：200903025375200714

テスト対象の半導体記憶回路を備えた半導体装置及び半導体記憶回路のテスト方法及び半導体記憶回路の読み出し回路。

Inventor： 田邉 哲也 ,  田野井 聡 ,  徳永 安弘
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大西 健治
Gazette classification：公開公報
Application number (International application number)：1996235270
Publication number (International publication number)：1998083695
Application date： Sep. 05, 1996
Publication date： Mar. 31, 1998
Summary：

【要約】【課題】 半導体記憶回路のメモリ部で発生した不良箇所を特定し、テストに要する時間の短縮を図る。【解決手段】 外部のテスト手段101と組み合わせて、その動作がテストされる半導体記憶回路103を備えた半導体装置100において、この半導体装置100は、このテスト手段101からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータ102と、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備え、テストパターンに基づいて動作し、各メモリセル内のデータを列毎に出力する半導体記憶回路103と、その出力されたデータとその期待値とを比較し、その比較結果を出力する判定部104と、その比較結果をアドレスデータに変換して外部のテスト手段101に出力する変換部105とを設けた。

Claim (excerpt)：

外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置。

IPC (4)：

G11C 29/00 303 ,  G01R 31/28 ,  G11C 11/413 ,  G11C 11/401

FI (5)：

G11C 29/00 303 A ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 341 D ,  G11C 11/34 371 A

Patent cited by the Patent：

Cited by applicant (3)

• 特開平3-222200
  
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-199583   Applicant：富士通株式会社
• 連想メモリ
  Gazette classification：公開公報   Application number：特願平7-034835   Applicant：川崎製鉄株式会社

Cited by examiner (4)

• 特開平3-222200
  
• 特開平3-222200
  
• 連想メモリ
  Gazette classification：公開公報   Application number：特願平7-034835   Applicant：川崎製鉄株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-199583   Applicant：富士通株式会社