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J-GLOBAL ID：200903026034712691

強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置

Inventor：
原 竜弥

About 原 竜弥


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (1)： 井上 一 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002087826
Publication number (International publication number)：2003282838
Application date： Mar. 27, 2002
Publication date： Oct. 03, 2003
Summary：
【要約】【課題】 均一な強誘電体層の形成が可能な強誘電体キャパシタの製造方法、および強誘電体キャパシタを用いたメモリ装置を提供する。【解決手段】 本発明の強誘電体キャパシタC100の製造方法は、第1電極20、強誘電体層22および第2電極24が積層された強誘電体キャパシタC100の製造方法であって、基体100の上に、前記第1電極20を形成する領域に凹部を有する絶縁層40を形成する工程と、前記絶縁層40の上面、前記凹部の側面および底面を覆うように、金属化合物層30を形成する工程と、前記凹部を埋め込むように、前記第1電極20を形成する工程と、前記第1電極20および前記金属化合物層30の上に、強誘電体層22を形成する工程と、前記強誘電体層22の上に、所定のパターンを有する前記第2電極24を形成する工程とを含む。
Claim (excerpt)：
第1電極、強誘電体層および第2電極が積層された強誘電体キャパシタの製造方法であって、以下の工程(a)〜(e)を含む、強誘電体キャパシタの製造方法。(a) 基体の上に、前記第1電極を形成する領域に凹部を有する絶縁層を形成する工程と、(b) 前記絶縁層の上面、前記凹部の側面および底面を覆うように、金属化合物層を形成する工程と、(c) 前記凹部を埋め込むように、前記第1電極を形成する工程と、(d) 前記第1電極および前記金属化合物層の上に、前記強誘電体層を形成する工程と、(e) 前記強誘電体層の上に、前記第2電極を形成する工程。
IPC (6)：
H01L 27/105 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 27/108 ,  H01L 29/788 ,  H01L 29/792
FI (6)：
H01L 27/10 444 B ,  H01L 27/10 444 A ,  H01L 29/78 371 ,  H01L 27/10 621 C ,  H01L 27/10 651 ,  H01L 27/10 444 Z
F-Term (14)：
5F083FR02 ,  5F083FR03 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA43 ,  5F083JA45 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F101BA62
Patent cited by the Patent：
Cited by examiner (5)
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