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J-GLOBAL ID：200903026978649895

機能マクロ及びその設計方法、及び半導体装置の設計方法

Inventor：
味元 賢一郎

About 味元 賢一郎

, 
北城 岳彦

About 北城 岳彦


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外7名)
Gazette classification：公開公報
Application number (International application number)：1999067508
Publication number (International publication number)：2000269341
Application date： Mar. 12, 1999
Publication date： Sep. 29, 2000
Summary：
【要約】【課題】 他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる。【解決手段】 機能マクロ2は、接続ピン領域1に配置された2層以上の配線層5、6と、接続ピン領域1及び接続ピン領域1の端部からデザインルールから定まる所定の距離だけ広げた領域(コンタクト禁止領域)3以外の領域に配置されたヴィアコンタクト4とを有する。ランダムロジック20等の他のセルとの接続においてランダムロジック20のヴィアコンタクトと機能マクロ2のヴィアコンタクト4との間でデザインルールの違反が起こることを避けることができる。
Claim (excerpt)：
自動配置配線ツールを用いて設計される半導体装置に混載される機能マクロにおいて、接続ピン領域に配置された2層以上の配線層と、前記接続ピン領域及び該接続ピン領域の端部からデザインルールから定まる所定の距離だけ広げた領域以外の領域に配置されたヴィアコンタクトとを有することを特徴とする機能マクロ。
IPC (4)：
H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822
FI (3)：
H01L 21/82 P ,  G06F 15/60 658 J ,  H01L 27/04 E
F-Term (20)：
5B046AA08 ,  5B046BA06 ,  5B046JA02 ,  5F038CD20 ,  5F038DF01 ,  5F038DF05 ,  5F038DF20 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064BB14 ,  5F064BB40 ,  5F064DD05 ,  5F064EE02 ,  5F064EE17 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE60 ,  5F064HH09
Patent cited by the Patent：
Cited by examiner (2)

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