電力用半導体装置

Inventor：
Applicant, Patent owner：
Agent (1)：外川英明
Gazette classification：公開公報
Application number (International application number)：2000180948
Publication number (International publication number)：2001358337
Application date： Jun. 16, 2000
Publication date： Dec. 26, 2001
Summary：

【要約】【課題】ターンオフ時の寄生サイリスタのラッチアップによる破壊を防ぐ。【解決手段】 P型エミッタ層1表面にN型ベース層2を形成し、このN型ベース層2表面にストライプ状のP型ベース層3を形成し、このP型ベース層3表面に長手方向に沿ってN型ソース層4を形成し、このN型ソース層4と前記N型ベース層2とで挟まれた前記P型ベース層3上にゲート絶縁膜5を介してゲート電極6を配設し、前記N型ソース層4及び前記P型ベース層3にソース電極7を電気的接続し、前記P型エミッタ層1にアノード電極9を電気的接続してなり、前記N型ソース層4を、前記ゲート電極6の長手方向において複数に分断し、該分断部分に前記P型ベース層3を介在させ、且つ隣接する分断部分の間隔LBを、前記ゲート電極幅LGよりも長く形成している。

Claim (excerpt)：

半導体基板に形成された第1導電型エミッタ層と、前記第1導電型エミッタ層表面に形成された第2導電型ベース層と、前記第2導電型ベース層表面に形成されたストライプ状の第1導電型ベース層と、前記第1導電型ベース層表面に、該第1導電型ベース層の長手方向に沿って形成された第2導電型ソース層と、前記各第2導電型ソース層と前記第2導電型ベース層とで挟まれた前記第1導電型ベース層上にゲート絶縁膜を介して配設され、且つ前記第1導電型ベース層の長手方向に沿って形成されたゲート電極と、前記各第2導電型ソース層及び前記第1導電型ベース層に電気的接続された第1主電極と、前記第1導電型エミッタ層に電気的接続された第2主電極とを具備し、前記第2導電型ソース層は、前記ゲート電極の長手方向において複数に分断され、該分断部分に前記第1導電型ベース層が介在されてなり、且つ少なくとも前記ゲート電極の長手方向の中央部分において前記隣接する分断部分の間隔が、前記ゲート電極幅よりも長いことを特徴とする電力用半導体装置。

IPC (3)：

H01L 29/78 652 , H01L 29/78 655 , H01L 21/336

FI (3)：

H01L 29/78 652 B , H01L 29/78 655 B , H01L 29/78 658 H

Patent cited by the Patent：

Cited by examiner (4)

特開平1-265569
特開昭62-232167
自動調心陰極パターンを有する絶縁ゲートバイポーラトランジスタ及びその製造方法
Gazette classification：公開公報 Application number：特願平6-068667 Applicant：アーベーベーマネージメントアクチェンゲゼルシャフト

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