ヘテロ接合電界効果トランジスタ

Inventor：
Applicant, Patent owner：
Agent (1)：金田暢之 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999022516
Publication number (International publication number)：2000223697
Application date： Jan. 29, 1999
Publication date： Aug. 11, 2000
Summary：

【要約】【課題】本発明の目的は、しきい値電圧の制御性を改善し、ディプレッション型、エンハンスメント型FETの作り分けを可能にするHJFET構造を提供することにある。【解決手段】基板10に接して、少なくとも1層のGaNを含むバッファ層11、チャネル層12、ゲート絶縁層13、ソース電極17S、ドレイン電極17D、ゲート電極19を有するヘテロ接合電界効果トランジスタにおいて、前記チャネル層12の組成がInZGa1-ZN(0≦z<1)であり、前記ゲート絶縁層13がInAlGaN層であり、前記ソース17Sおよびドレイン電極17Dが前記のチャネル層12とオーム性接触しており、前記ゲート電極19と前記ゲート絶縁層13の間にショトキー性接触が取られていることを特徴とするヘテロ接合電界効果トランジスタを提供する。

Claim (excerpt)：

基板に接して、少なくとも1層のGaNを含む構造からなるバッファ層、チャネル層、ゲート絶縁層、ソース電極、ドレイン電極、ゲート電極を有するヘテロ接合電界効果トランジスタにおいて、前記チャネル層の組成がIn<SB>Z</SB>Ga<SB>1-Z</SB>N(0≦z<1)であり、前記ゲート絶縁層がInAlGaN層であり、前記ソースおよびドレイン電極が前記のチャネル層とオーム性接触しており、前記ゲート電極と前記ゲート絶縁層の間にショトキー性接触が取られていることを特徴とするヘテロ接合電界効果トランジスタ。

IPC (3)：

H01L 29/778 , H01L 21/338 , H01L 29/812

F-Term (17)：

5F102GA02 , 5F102GB01 , 5F102GC01 , 5F102GD01 , 5F102GJ02 , 5F102GJ03 , 5F102GJ10 , 5F102GK04 , 5F102GK08 , 5F102GK09 , 5F102GL04 , 5F102GL09 , 5F102GM04 , 5F102GM08 , 5F102GQ01 , 5F102GT03 , 5F102HC01

Patent cited by the Patent：

Cited by examiner (4)

電界効果トランジスタ
Gazette classification：公開公報 Application number：特願平10-103002 Applicant：古河電気工業株式会社
MIS型電界効果トランジスタ
Gazette classification：公開公報 Application number：特願平8-330777 Applicant：古河電気工業株式会社
半導体装置
Gazette classification：公開公報 Application number：特願平8-146563 Applicant：ソニー株式会社

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