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J-GLOBAL ID：200903030608754379

高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法

Inventor：
渡部 平司

About 渡部 平司


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 宮本 恵司
Gazette classification：公開公報
Application number (International application number)：2000385907
Publication number (International publication number)：2002184773
Application date： Dec. 19, 2000
Publication date： Jun. 28, 2002
Summary：
【要約】【課題】高誘電率薄膜形成時および成膜後の各種工程での界面反応層の成長を制御・抑制することができる、電気的特性に優れた高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法の提供。【解決手段】高誘電率薄膜の成膜工程又は成膜後の処理工程において、雰囲気中残留酸素分圧及び残留水分圧を所定の値以下に設定することにより、気相中から高誘電率薄膜を透過してシリコン基板との界面に供給される酸素量を低減してシリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御し、ゲート絶縁膜として用いるZrO2等の高誘電率薄膜の膜厚を大きくすることにより、ゲート層を流れるトンネル電流の低減を図る。
Claim (excerpt)：
高誘電率薄膜の成膜を、シリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御可能な、所定の残留酸素分圧及び残留水分圧以下の雰囲気中で行うことを特徴とする高誘電率薄膜の成膜方法。
IPC (3)：
H01L 21/316 ,  H01L 21/203 ,  H01L 29/78
FI (5)：
H01L 21/316 B ,  H01L 21/316 C ,  H01L 21/316 M ,  H01L 21/203 Z ,  H01L 29/78 301 G
F-Term (24)：
5F040DA01 ,  5F040DA02 ,  5F040DA14 ,  5F040DC01 ,  5F040EC07 ,  5F040ED01 ,  5F040ED03 ,  5F058BA20 ,  5F058BD01 ,  5F058BD04 ,  5F058BD05 ,  5F058BF17 ,  5F058BF55 ,  5F058BF60 ,  5F058BF62 ,  5F058BJ10 ,  5F103AA01 ,  5F103DD28 ,  5F103DD30 ,  5F103HH03 ,  5F103LL14 ,  5F103PP18 ,  5F103PP20 ,  5F103RR05
Patent cited by the Patent：
Cited by examiner (8)
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