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J-GLOBAL ID：200903031880057888

素子分離絶縁膜を有する半導体装置の製造方法

Inventor：
清水 正邦

About 清水 正邦


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 藤巻 正憲
Gazette classification：公開公報
Application number (International application number)：1999161682
Publication number (International publication number)：2000349164
Application date： Jun. 08, 1999
Publication date： Dec. 15, 2000
Summary：
【要約】【課題】 膜厚が異なるゲート酸化膜を形成する際、ゲート酸化直前まで窒化膜等の耐酸化性のある膜で基板表面を覆い、基板上に不要な酸化膜を形成することを防ぐことによりゲート酸化前のエッチングを低減することができる素子分離絶縁膜を有する半導体装置の製造方法を提供する。【解決手段】 複数の素子分離酸化膜101とその間の活性領域上の薄い酸化膜201とが形成された素子領域501及び502を有する半導体基板100表面の全面に耐酸化性膜301を成膜し、素子領域501が露出したレジスト401膜をマスクとして半導体基板100を露出させた後、第1のゲート酸化膜を形成し、更に、素子領域502が開口したレジスト膜をマスクとして半導体基板100を露出させ、第2のゲート酸化をする。
Claim (excerpt)：
複数の素子分離絶縁膜により複数の素子領域が区画され前記素子領域に酸化膜が形成された半導体基板表面の全面に耐酸化性膜を成膜する工程と、第1の素子領域が露出した第1のレジスト膜をマスクとして前記酸化膜及び前記耐酸化性膜をエッチング除去する工程と、前記半導体基板上に第1のゲート酸化膜を形成する工程と、第2の素子領域が露出した第2のレジスト膜をマスクとして前記酸化膜及び前記耐酸化性膜をエッチング除去する工程と、前記半導体基板上に第2のゲート酸化膜を形成する工程と、を有することを特徴とする素子分離絶縁膜を有する半導体装置の製造方法。
IPC (4)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 21/762 ,  H01L 21/316
FI (3)：
H01L 27/08 102 C ,  H01L 21/76 D ,  H01L 21/94 A
F-Term (30)：
4M108AB05 ,  4M108AB13 ,  4M108AB27 ,  4M108AC01 ,  4M108AC40 ,  4M108AC43 ,  4M108AD13 ,  5F032AA14 ,  5F032AA18 ,  5F032AA34 ,  5F032AA44 ,  5F032AA82 ,  5F032BA06 ,  5F032BB06 ,  5F032CA17 ,  5F032CA24 ,  5F032CA25 ,  5F032DA02 ,  5F032DA24 ,  5F032DA28 ,  5F032DA30 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC06 ,  5F048BA01 ,  5F048BB00 ,  5F048BB16 ,  5F048BG12 ,  5F048BG14
Patent cited by the Patent：
Cited by examiner (5)
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