Pat
J-GLOBAL ID:200903032359376310
半導体装置及びその製造方法
Inventor:
Applicant, Patent owner:
Agent (1):
大胡 典夫 (外2名)
Gazette classification:公開公報
Application number (International application number):2001045208
Publication number (International publication number):2001326351
Application date: Feb. 21, 2001
Publication date: Nov. 22, 2001
Summary:
【要約】 (修正有)【課題】0.1μm世代以降でもトランジスタの特性悪化なしにチャネル抵抗の現象を実現できる半導体装置及びその製造方法を提供する。【解決手段】ゲート電極形成後、一旦選択的に半導体膜をソース領域及びドレイン領域に形成する。これらのソース半導体層及びドレイン半導体層105のゲート電極103に対向する側面120と、ソース半導体層及びドレイン半導体層105の半導体基板101に接する面121のなす角θが鋭角をなしている。ソース半導体層及びドレイン半導体層105の上面は凹部が形成されており、この凹部内にはそれぞれソース電極及びドレイ電極108が埋め込まれている。
Claim (excerpt):
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下に形成されたチャネル領域と、前記半導体中に互いに離間されて形成され、それらの間に前記チャネル領域が位置するように設けられたソース領域及びドレイン領域と、前記ソース領域上に形成されたソース半導体層と、前記ドレイン領域上に形成されたドレイン半導体層と、前記ソース半導体層上に形成されたソース電極と、前記ドレイン半導体層上に形成されたドレイン電極とを具備し、前記ソース半導体層及び前記ドレイン半導体層の前記ゲート電極と対向する側面と、前記ソース半導体層及び前記ドレイン半導体層と前記半導体基板との接する面とのなす角が鋭角をなし、前記ソース半導体層及び前記ドレイン半導体層の上部に形成された凹部に前記ソース電極及び前記ドレイン電極が形成されていることを特徴とする半導体装置。
IPC (7):
H01L 29/78
, H01L 21/28
, H01L 21/28 301
, H01L 21/8238
, H01L 27/092
, H01L 29/43
, H01L 21/336
FI (11):
H01L 21/28 A
, H01L 21/28 301 R
, H01L 21/28 301 S
, H01L 29/78 301 S
, H01L 27/08 321 E
, H01L 27/08 321 D
, H01L 27/08 321 F
, H01L 29/62 G
, H01L 29/78 301 P
, H01L 29/78 301 X
, H01L 29/78 301 Q
F-Term (77):
4M104AA01
, 4M104BB01
, 4M104BB06
, 4M104BB07
, 4M104BB17
, 4M104BB19
, 4M104BB22
, 4M104BB27
, 4M104BB30
, 4M104BB37
, 4M104CC05
, 4M104DD03
, 4M104DD04
, 4M104DD26
, 4M104DD37
, 4M104DD43
, 4M104DD46
, 4M104DD66
, 4M104EE03
, 4M104EE09
, 4M104EE16
, 4M104EE17
, 4M104FF13
, 4M104FF14
, 4M104FF18
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH16
, 5F040DA10
, 5F040DA11
, 5F040DA13
, 5F040DB03
, 5F040DC01
, 5F040DC10
, 5F040EC01
, 5F040EC04
, 5F040EC07
, 5F040EC08
, 5F040EC09
, 5F040EC12
, 5F040EC13
, 5F040ED03
, 5F040ED04
, 5F040EF03
, 5F040EF09
, 5F040EH01
, 5F040EH02
, 5F040EH07
, 5F040EK05
, 5F040FA02
, 5F040FA05
, 5F040FC02
, 5F040FC06
, 5F040FC21
, 5F040FC22
, 5F048AA00
, 5F048AA01
, 5F048AC03
, 5F048BA01
, 5F048BA10
, 5F048BB04
, 5F048BB06
, 5F048BB07
, 5F048BB08
, 5F048BB09
, 5F048BB10
, 5F048BB11
, 5F048BB12
, 5F048BB14
, 5F048BC01
, 5F048BE03
, 5F048BF06
, 5F048BF07
, 5F048BF16
, 5F048BG14
, 5F048DA25
Patent cited by the Patent:
Cited by examiner (16)
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MIS型FETおよびその製造方法
Gazette classification:公開公報
Application number:特願平7-221739
Applicant:日本電気株式会社
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半導体装置
Gazette classification:公開公報
Application number:特願平4-347849
Applicant:株式会社東芝
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特開平4-186867
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特開平4-186867
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特開平4-186867
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特開平2-222574
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特開平2-222574
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特開平2-222574
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特開平2-304919
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特開平2-304919
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特開平2-304919
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半導体装置
Gazette classification:公開公報
Application number:特願平4-246365
Applicant:富士通株式会社
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相補型半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平6-024447
Applicant:三菱電機株式会社
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特開平4-186867
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特開平2-222574
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特開平2-304919
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