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J-GLOBAL ID：200903033327171624

半導体装置において自己配列接点を供する方法

Inventor：
ロバート キュー シュ

About ロバート キュー シュ

, 
ジャセック コレック

About ジャセック コレック


Applicant, Patent owner：
ヴィシェイ-シリコニックス

About ヴィシェイ-シリコニックス


Agent (3)： 伊東 忠彦 ,  大貫 進介 ,  伊東 忠重
Gazette classification：公開公報
Application number (International application number)：2003330604
Publication number (International publication number)：2004134793
Application date： Sep. 22, 2003
Publication date： Apr. 30, 2004
Summary：
【課題】トレンチパワーMOSFET用の自己配列接点を供するための方法に関する。【解決手段】本方法は、酸化層上に堆積されたSiNマスクを介して基板にトレンチをエッチングし、前記トレンチの壁上にゲート酸化層を形成し、かつSiNマスクの表面を覆うべく、ポリシリコンを適用し、SiNマスクの表面から前記ポリシリコンを除去し、かつゲートバス位置を覆うべく、フォトレジストマスクを適用する。さらに、トレンチに形成されたポリシリコンを凹部形成し、前記ポリシリコンプラグ上に形成された凹部を絶縁体で満たし、前記SiN層にて開口されている接点窓を定義するように、前記SiN膜を選択的にエッチングし、前記トレンチを覆う平坦表面化酸化ボタンを残存させる。さらに、電気接点トレンチは、自己配列スペーサー制御を用いて定義され、かつ、フォトレジストマスクは、半導体装置活性領域に到達する金属接点をパターン化すべく適用される。【選択図】図3E
Claim (excerpt)：
フォトレジストマスクを介して基板にトレンチをエッチングし; 前記トレンチの壁部にゲート酸化層を形成し; 前記トレンチを充填するようにポリシリコンを適用し; 前記マスクの前記表面から前記ポリシリコンを除去し; ゲートバスの位置を覆うように、フォトレジストマスクを適用し;かつ 活性領域に位置するトレンチに形成されたポリシリコンプラグを凹部形成し、該ポリシリコンプラグ上に凹部を形成する; ことを含む、半導体装置に自己配列接点を供する方法。
IPC (1)：
H01L29/78
FI (4)：
H01L29/78 652K ,  H01L29/78 652P ,  H01L29/78 653A ,  H01L29/78 657B
Patent cited by the Patent：
Cited by examiner (2)

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