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J-GLOBAL ID：200903033909494525

表裏導通基板及びその製造方法

Inventor： 森泉 清和
Applicant, Patent owner： 富士通株式会社
Agent (1)： 横山 淳一
Gazette classification：公開公報
Application number (International application number)：2000226269
Publication number (International publication number)：2002043468
Application date： Jul. 27, 2000
Publication date： Feb. 08, 2002
Summary：

【要約】【課題】本発明は表裏導通基板とその製造方法に関するもので、特に電子計算機等、LSIの高集積多端子化、装置の小型化等の要求に対応する高密度な表裏導通基板及びその製造方法に関し、更なる高密度要求が可能な表裏導通基板を提供する。【解決手段】異方性エッチング可能な材料から構成され、少なくとも第1の面と第2の面とを導通させる導電部分を有する複数の柱体と、該複数の柱体を支持する絶縁性基板とを有する。

Claim (excerpt)：

異方性エッチング可能な材料から構成され、少なくとも第1の面と第2の面とを導通させる導電部分を有する複数の柱体と、該複数の柱体を支持する絶縁性材料と、から構成されることを特徴とする表裏導通基板。

IPC (5)：

H01L 23/15 ,  H01L 23/12 ,  H01L 23/12 301 ,  H01L 23/12 501 ,  H05K 3/46

FI (6)：

H01L 23/12 301 Z ,  H01L 23/12 501 B ,  H05K 3/46 N ,  H01L 23/14 C ,  H01L 23/12 D ,  H01L 23/12 N

F-Term (17)：

5E346AA42 ,  5E346CC04 ,  5E346CC08 ,  5E346CC16 ,  5E346CC32 ,  5E346CC36 ,  5E346CC38 ,  5E346DD16 ,  5E346DD22 ,  5E346DD44 ,  5E346EE32 ,  5E346EE38 ,  5E346GG15 ,  5E346GG17 ,  5E346GG18 ,  5E346GG28 ,  5E346HH03

Patent cited by the Patent：

Cited by examiner (8)

• 半導体チップ搭載用基板の製造法および半導体装置
  Gazette classification：公開公報   Application number：特願平9-330052   Applicant：日立化成工業株式会社
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平7-050054   Applicant：富士通株式会社
• セラミック基板用組成物及びセラミック配線基板
  Gazette classification：公開公報   Application number：特願平4-203847   Applicant：京セラ株式会社
• 特開平4-317359
  
• セラミック配線基板
  Gazette classification：公開公報   Application number：特願平4-264573   Applicant：株式会社日立製作所
• 多層プリント配線板の製造方法
  Gazette classification：公開公報   Application number：特願平10-099549   Applicant：三菱瓦斯化学株式会社
• ドライエッチング方法
  Gazette classification：公開公報   Application number：特願平10-130871   Applicant：日本電気株式会社
• プラズマエッチング装置およびプラズマエッチング方法
  Gazette classification：公開公報   Application number：特願平6-097296   Applicant：ソニー株式会社