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J-GLOBAL ID：200903034920445680

マイクロ構造体の製造方法

Inventor： 高馬 悟覚 ,  水野 義博 ,  壷井 修 ,  奥田 久雄 ,  曽根田 弘光 ,  上田 知史 ,  佐脇 一平 ,  中村 義孝
Applicant, Patent owner： 富士通株式会社 ,  富士通メディアデバイス株式会社
Agent (3)： 吉田 稔 ,  田中 達也 ,  福元 義和
Gazette classification：公開公報
Application number (International application number)：2002310314
Publication number (International publication number)：2004145032
Application date： Oct. 24, 2002
Publication date： May. 20, 2004
Summary：

【課題】厚み寸法について高精度に形成された薄肉部を有するマイクロ構造体の製造方法を提供すること。【解決手段】第1導体層101と、第2導体層102と、第3導体層103と、第2導体層102において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して第1導体層101および第2導体層102の間に介在する第1絶縁層104と、第2導体層102における薄肉部箇所をマスク領域に含むパターン形状を有して第2導体層102および第3導体層103の間に介在する第2絶縁層105と、を含む積層構造を有する材料基板における第1導体層101の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターン58を介して、第2絶縁層105に至るまでエッチング処理を行うことによって、薄肉部を成形する工程(b)を含む。【選択図】 図21

Claim (excerpt)：

薄肉部を有するマイクロ構造体を製造するための方法であって、 第1導体層と、第2導体層と、第3導体層と、前記第2導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して前記第1導体層および前記第2導体層の間に介在する第1絶縁層と、前記第2導体層における前記薄肉部箇所をマスク領域に含むパターン形状を有して前記第2導体層および前記第3導体層の間に介在する第2絶縁層と、を含む積層構造を有する材料基板における前記第1導体層の側から、前記薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、前記第2絶縁層に至るまでエッチング処理を行うことによって、前記薄肉部を成形する工程を含む、マイクロ構造体の製造方法。

IPC (2)：

G02B26/08 ,  H01L29/84

FI (2)：

G02B26/08 E ,  H01L29/84 Z

F-Term (20)：

2H041AA12 ,  2H041AB14 ,  2H041AC06 ,  2H041AZ08 ,  4M112AA02 ,  4M112DA03 ,  4M112DA04 ,  4M112DA05 ,  4M112DA06 ,  4M112DA07 ,  4M112DA11 ,  4M112DA14 ,  4M112DA15 ,  4M112DA18 ,  4M112EA02 ,  4M112EA04 ,  4M112EA06 ,  4M112EA10 ,  4M112EA11 ,  4M112FA20