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J-GLOBAL ID：200903035252543116

パルス遅延回路及びパルス制御回路

Inventor：
林 浩二

About 林 浩二

, 
秋山 徹

About 秋山 徹


Applicant, Patent owner：
三洋電機株式会社

About 三洋電機株式会社


Agent (1)： 安富 耕二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998083635
Publication number (International publication number)：1999284496
Application date： Mar. 30, 1998
Publication date： Oct. 15, 1999
Summary：
【要約】【課題】 遅延素子を複数段接続して成る遅延回路を唯一用いて、複数の入力パルス信号を各々異なる量だけ遅延させることを可能とし、回路構成を小規模にすると共に、高速のクロックを用いることなくパルス遅延回路を実現する。【解決手段】 インバータまたはコンパレータにより成る遅延素子を複数段接続して構成した遅延回路11によって、入力クロック信号CKを遅延させ、この遅延回路に、複数段の遅延素子出力のいずれか一つを各セレクト信号に応じて選択し遅延クロック信号として出力する複数のセレクタ12,13,14を並列に接続し、複数のD-FF15,16,17で、入力される複数の各パルス信号DATD1,DATD2,DATD3を複数のセレクタからの各遅延クロック信号CK1,CK2,CK3に各々同期させ、入力された複数のパルス信号を各々異なる量だけ遅延する。
Claim (excerpt)：
遅延素子を複数段接続してクロック信号を遅延させる遅延回路と、前記複数段の遅延素子出力のいずれか一つを各セレクト信号に応じて選択し遅延クロック信号として出力する複数のセレクタと、入力される複数の各パルス信号を前記複数のセレクタからの各遅延クロック信号に各々同期させる複数の同期回路とを有し、前記入力された複数のパルス信号を各々異なる量だけ遅延可能としたことを特徴とするパルス遅延回路。
IPC (4)：
H03K 5/135 ,  G06F 1/08 ,  H03L 7/00 ,  H04L 7/02
FI (4)：
H03K 5/135 ,  H03L 7/00 D ,  G06F 1/04 320 B ,  H04L 7/02 Z
Patent cited by the Patent：
Cited by examiner (6)
  • データ転送装置
    Gazette classification：公開公報   Application number：特願平5-299381   Applicant：株式会社日立製作所
  • 特開平2-296410
  • 遅延回路
    Gazette classification：公開公報   Application number：特願平3-030331   Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
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