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J-GLOBAL ID：200903035272404228

半導体記憶装置の製造方法

Inventor：
森 誠一

About 森 誠一


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1995236339
Publication number (International publication number)：1997082924
Application date： Sep. 14, 1995
Publication date： Mar. 28, 1997
Summary：
【要約】【課題】 SAS工程を用いて製造した不揮発性半導体記憶装置において、安定した特性が実現する。さらに、浮遊ゲートと基板間の耐圧劣化、電荷保持特性の劣化、さらにはトランジスタ特性への悪影響といったものを最小限に抑制し、製品の信頼性を向上させる。【解決手段】 多数のメモリセルのソース拡散層を接続するソース拡散層配線と、浮遊ゲート電極及び制御ゲート電極を有する不揮発性メリセルアレイを形成する際、制御ゲート電極に自己整合的に素子分離絶縁膜をエッチング除去し、その部分にソース拡散層配線を形成する半導体記憶装置の製造方法において、素子分離絶縁膜を除去する前にゲート電極側面に絶縁膜(42)を形成する工程と、その後にソース拡散層配線を形成する領域にエッチングを施し、素子分離絶縁膜(101)をエッチング除去する工程とを具備する。
Claim (excerpt)：
多数のメモリセルのソース拡散層を接続するソース拡散層配線と、浮遊ゲート電極及び制御ゲート電極を有する不揮発性メリセルアレイを形成する際、前記制御ゲート電極に自己整合的に素子分離絶縁膜をエッチング除去し、その部分に前記ソース拡散層配線を形成する半導体記憶装置の製造方法において、前記素子分離絶縁膜を除去する前に前記ゲート電極側面に絶縁膜を形成する工程と、その後に前記ソース拡散層配線を形成する領域にエッチングを施し、前記素子分離絶縁膜をエッチング除去する工程とを具備することを特徴とする半導体記憶装置の製造方法。
IPC (4)：
H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2)：
H01L 27/10 434 ,  H01L 29/78 371
Patent cited by the Patent：
Cited by examiner (3)

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