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J-GLOBAL ID：200903038698679169

半導体メモリ装置及びその製造方法

Inventor：
堀口 文男

About 堀口 文男

, 
大澤 隆

About 大澤 隆


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：2000274221
Publication number (International publication number)：2002083945
Application date： Sep. 08, 2000
Publication date： Mar. 22, 2002
Summary：
【要約】【課題】 小さいセル面積で且つ少ない信号線で二値データのダイナミック記憶を可能とした半導体メモリ装置を提供する。【解決手段】 1ビットのメモリセルMCが他から電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成される。トランジスタは、柱状半導体層2と、この柱状半導体層2を取り囲むようにゲート絶縁膜3を介して形成されたゲート電極4と、柱状半導体層2の上端部及び下端部に形成されたドレイン拡散層5及びソース拡散層6とを有する。トランジスタのゲート電極4はワード線9に、ドレイン拡散層5はビット線8に、ソース拡散層6は固定電位線にそれぞれ接続される。トランジスタは、柱状半導体層2に多数キャリアが注入された第1のしきい値電圧を有する第1データ状態と、柱状半導体層2の多数キャリアがドレイン拡散層5に放出された第2のしきい値電圧を有する第2データ状態とをダイナミックに記憶する。
Claim (excerpt)：
1ビットのメモリセルが他から電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成され、前記トランジスタは、柱状半導体層と、この柱状半導体層の側面に柱状半導体層を取り囲むようにゲート絶縁膜を介して形成されたゲート電極と、前記柱状半導体層の上端部及び下端部に形成されたドレイン及びソース拡散層とを有し、前記トランジスタのゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続され、前記トランジスタは、前記柱状半導体層に過剰の多数キャリアが蓄積された第1のしきい値電圧を有する第1データ状態と、前記柱状半導体層の過剰の多数キャリアが放出された第2のしきい値電圧を有する第2データ状態とをダイナミックに記憶することを特徴とする半導体メモリ装置。
IPC (2)：
H01L 27/108 ,  H01L 21/8242
FI (2)：
H01L 27/10 671 A ,  H01L 27/10 681 F
F-Term (9)：
5F083GA09 ,  5F083JA36 ,  5F083JA39 ,  5F083LA13 ,  5F083NA08 ,  5F083PR29 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (3)

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