Pat
J-GLOBAL ID：200903038947675284

電界効果トランジスタ及びその製造方法

Inventor：
小野 瑞城

About 小野 瑞城


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999276259
Publication number (International publication number)：2001102573
Application date： Sep. 29, 1999
Publication date： Apr. 13, 2001
Summary：
【要約】【課題】 高い電流駆動力並びに十分な短チャネル効果の抑制機能を保つと同時に寄生容量を抑制し、十分に短チャネル効果を抑制しながら高速の動作を実現する。【解決手段】 ソース・ドレイン領域7間のチャネル領域4上に、一部がソース・ドレイン領域7と重なるように、ゲート絶縁膜を介してゲート電極6が形成された電界効果トランジスタにおいて、ゲート絶縁膜は、チャネル領域4上が誘電率の高いTiO2 膜11で形成され、ソース・ドレイン領域7とゲート電極6との重なる領域で、且つ少なくともゲート電極端部側が誘電率の低い酸化シリコン膜9’で形成されている。
Claim (excerpt)：
ソース・ドレイン領域間のチャネル領域上に、一部がソース・ドレイン領域と重なるように、ゲート絶縁膜を介してゲート電極が形成された電界効果トランジスタにおいて、前記ソース・ドレイン領域の少なくとも一方と前記ゲート電極との重なる領域で、且つ少なくともゲート電極端部側のゲート絶縁膜の誘電率が、前記チャネル領域上のゲート絶縁膜の誘電率よりも低いことを特徴とする電界効果トランジスタ。
IPC (2)：
H01L 29/78 ,  H01L 29/786
FI (2)：
H01L 29/78 301 G ,  H01L 29/78 617 T
F-Term (40)：
5F040DA01 ,  5F040DA11 ,  5F040DA18 ,  5F040DB03 ,  5F040DB06 ,  5F040DB07 ,  5F040DB09 ,  5F040DB10 ,  5F040DC01 ,  5F040EC07 ,  5F040EC20 ,  5F040ED03 ,  5F040ED07 ,  5F040EF02 ,  5F040EF12 ,  5F040EF18 ,  5F040EK01 ,  5F040EK05 ,  5F040EM00 ,  5F040FC02 ,  5F040FC21 ,  5F110AA02 ,  5F110CC02 ,  5F110DD05 ,  5F110EE09 ,  5F110EE45 ,  5F110EE50 ,  5F110FF01 ,  5F110FF02 ,  5F110FF12 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110HK05 ,  5F110HL01 ,  5F110HL23 ,  5F110HM12 ,  5F110HM15 ,  5F110HM20 ,  5F110QQ05
Patent cited by the Patent：
Cited by examiner (3)

Return to Previous Page

TOP

BOTTOM