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J-GLOBAL ID:200903039777405607
はんだ付け方法および素子実装基板
Inventor:
Applicant, Patent owner:
Agent (1):
矢野 寿一郎
Gazette classification:公開公報
Application number (International application number):2003418216
Publication number (International publication number):2005183468
Application date: Dec. 16, 2003
Publication date: Jul. 07, 2005
Summary:
【課題】基板と素子とを接合するはんだ層におけるクラック発生のメカニズムを解明し、その結果に基づいて、疲労寿命が長く信頼性の高いはんだ付け方法および当該はんだ付け方法を用いた素子実装基板を提案する。【解決手段】素子1の外縁部に形成された電極2と、基板3表面に形成されたランド4と、をはんだ層5により接合するはんだ付け方法において、該電極においてランドと対向する部位の厚さを略均一とする、または、該電極においてランドと対向する部位の厚さを素子のエッジ部から離れるに伴い増大させる。【選択図】図1
Claim (excerpt):
素子の外縁部に形成された電極と、基板表面に形成されたランドと、をはんだ層により接合するはんだ付け方法において、
該電極においてランドと対向する部位の厚さを素子のエッジ部から離れるに伴い増大させることを特徴とするはんだ付け方法。
IPC (2):
FI (2):
H05K1/18 K
, B23K3/00 310M
F-Term (8):
5E336AA04
, 5E336AA16
, 5E336CC32
, 5E336CC53
, 5E336CC55
, 5E336EE03
, 5E336GG05
, 5E336GG16
Patent cited by the Patent:
Cited by applicant (2)
-
半導体チップの構造
Gazette classification:公開公報
Application number:特願平4-345618
Applicant:日産自動車株式会社
-
半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平6-060824
Applicant:三菱電機株式会社
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