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J-GLOBAL ID：200903039800284707

銅相互接続構造および形成方法

Inventor：
ラビウル・イスラム

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ラムナス・ベンカトラマン

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Applicant, Patent owner：
モトローラ・インコーポレイテッド

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Agent (1)： 大貫 進介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999097400
Publication number (International publication number)：1999330246
Application date： Apr. 05, 1999
Publication date： Nov. 30, 1999
Summary：
【要約】【課題】 銅相互接続部を用いた半導体素子を信頼性高く製造可能な方法を提供する。【解決手段】 一実施例では、半導体基板(10)上に誘電体層(28)を堆積することによって、銅相互接続構造を形成する。次に、誘電体層(28)にパターニングを行い、相互接続開口(29)を形成する。次に、相互接続開口(29)内に銅層(34)を形成する。次に、銅層(34)の一部を除去し、相互接続開口(29)内に銅相互接続部(39)を形成する。次に、銅相互接続部(39)上に銅バリア層(40)を形成する。アンモニアのみをソース・ガスとして用いて発生したプラズマに銅相互接続部(39)の露出面を露出させることにより、銅バリア層(40)と銅相互接続部(39)との間の接着性を向上させる。
Claim (excerpt)：
半導体素子内部に銅相互接続構造を形成する方法であって:半導体基板を用意する段階;前記半導体基板上に誘電体層を形成する段階;前記誘電体層にパターニングを行い、該誘電体層内に開口を形成する段階;前記半導体基板上に銅層を形成し、前記開口内に前記銅層を配する段階;前記銅層を研磨し、前記開口内に銅相互接続部を形成する段階であって、該銅相互接続部が上面を有する、段階;前記銅相互接続部を、水素を含むプラズマに露出させ、前記銅相互接続部の前記上面から酸化銅を除去し、清浄化した銅表面を形成する段階;および前記清浄化した銅表面上に銅バリア層を形成し、該銅バリア層を形成する前に、前記清浄化した銅層を再度酸化させない段階;から成ることを特徴とする方法。
IPC (2)：
H01L 21/768 ,  H01L 21/3205
FI (2)：
H01L 21/90 C ,  H01L 21/88 M
Patent cited by the Patent：
Cited by examiner (3)

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