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J-GLOBAL ID：200903040048596727

ダイナミック型半導体記憶装置

Inventor：
北本 綾子

About 北本 綾子

, 
松宮 正人

About 松宮 正人


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 石田 敬 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997174379
Publication number (International publication number)：1999026720
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：
【要約】【課題】 DRAMにおいて、面積の増大及び消費電力の増大を抑え、比較的簡単な制御によりビット線電位を必要十分なだけ変化させ、“H”レベルデータ読み出しに対するマージンを拡げることを目的とする。【解決手段】 メモリセルMSが接続された相補ビット線BL0,BL0X間に接続されたセンスアンプ1と、少なくとも一方のビット線に接続され、選択された時に当該ビット線につながる電荷蓄積ノードを有するダミーセルDSと、ビット線のプリチャージ期間にダミーセルDSの電荷蓄積ノードの電位を制御して当該ビット線の電位を所定の電位に制御する回路Q8,Q9,Q10,DWLとを有し、該所定の電位を、センスアンプ1により相補ビット線間の電位差を増幅した際の高電位側電源電位と低電位側電源電位の中心電位より低い電位に設定するように構成する。
Claim (excerpt)：
メモリセルに電荷を蓄積することによりデータを記憶するダイナミック型半導体記憶装置であって、前記メモリセルが接続された相補ビット線と、該相補ビット線間に接続されたセンスアンプと、前記相補ビット線の少なくとも一方のビット線に接続され、選択された時に当該ビット線につながる電荷蓄積ノードを有するダミーセルと、前記相補ビット線のプリチャージ期間に前記ダミーセルの電荷蓄積ノードの電位を制御して当該ビット線の電位を所定の電位に制御する制御回路とを備え、該所定の電位を、前記センスアンプにより前記相補ビット線間の電位差を増幅した際の高電位側電源電位と低電位側電源電位の中心電位より低い電位に設定したことを特徴とするダイナミック型半導体記憶装置。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401 ,  G11C 11/409
FI (4)：
H01L 27/10 681 E ,  G11C 11/34 352 E ,  G11C 11/34 353 F ,  G11C 11/34 362 B
Patent cited by the Patent：
Cited by examiner (5)
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