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J-GLOBAL ID：200903040620148463

半導体素子の配線方法及び配線構造体

Inventor： 李 敬雨 ,  愼 ▲共▼縡 ,  金 在鶴 ,  魏 榮振 ,  李 承珍 ,  朴 起▲寛▼
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 服部 雅紀
Gazette classification：公開公報
Application number (International application number)：2005020364
Publication number (International publication number)：2005217412
Application date： Jan. 27, 2005
Publication date： Aug. 11, 2005
Summary：

【課題】 炭素ドーピングされた低誘電膜上に酸化物キャッピング層を形成する間に、炭素ドーピングされた低誘電膜が劣化することを防止する半導体素子の配線方法と、その半導体素子の配線方法による配線構造体とを提供する。【解決手段】 半導体素子の配線方法は、半導体基板上に層間絶縁膜104を形成することを含み、該層間絶縁膜104は炭素ドーピングされた低誘電率膜で形成される。該層間絶縁膜104上に酸化防止膜106を形成する。該酸化防止膜106上に酸化物キャッピング層108を形成する。前記酸化物キャッピング層108、前記酸化防止膜106及び前記層間絶縁膜104を貫通するビアホールを形成する。該ビアホール内に導電膜パターン116’を形成する。【選択図】 図4

Claim (excerpt)：

半導体基板上に層間絶縁膜を形成し、該層間絶縁膜は炭素ドーピングされた低誘電膜で形成される段階と、 前記層間絶縁膜上に酸化防止膜を形成する段階と、 前記酸化防止膜上に酸化物キャッピング層を形成する段階と、 前記酸化物キャッピング層、前記酸化防止膜及び前記層間絶縁膜を貫通するビアホールを形成する段階と、 前記ビアホール内に導電膜パターンを形成する段階と、 を含むことを特徴とする半導体素子の配線方法。

IPC (1)：

H01L21/768

FI (2)：

H01L21/90 J ,  H01L21/90 A

F-Term (46)：

5F033HH11 ,  5F033HH27 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ04 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ27 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ92 ,  5F033RR01 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR09 ,  5F033RR11 ,  5F033RR21 ,  5F033RR25 ,  5F033SS01 ,  5F033SS03 ,  5F033SS04 ,  5F033SS15 ,  5F033TT02 ,  5F033TT04 ,  5F033WW02

Patent cited by the Patent：

Cited by applicant (3)

• 米国特許第4,944,836号明細書
  
• 米国特許第4,789,648号明細書
  
• 米国特許第6,057,239号明細書
  

Cited by examiner (3)

• 特許第6448185号
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願2002-135301   Applicant：株式会社ルネサステクノロジ
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願2003-424301   Applicant：株式会社日立製作所, 日立化成工業株式会社