半導体装置

Inventor： , , ,
Applicant, Patent owner：
Agent (1)：筒井大和
Gazette classification：公開公報
Application number (International application number)：2001007191
Publication number (International publication number)：2002217416
Application date： Jan. 16, 2001
Publication date： Aug. 02, 2002
Summary：

【要約】【課題】電源回路の電源効率を向上させる。【解決手段】 DC-DCコンバータを構成する複合パワーMOS・FET PMのハイ側のパワーMOS・FETQ1を横型のMOS・FETで構成し、ロウ側のパワーMOS・FETQ2を縦型のMOS・FETで構成した。

Claim (excerpt)：

第1動作電圧を供給する第1電源端子及び前記第1動作電圧より低い第2動作電圧を供給する第2電源端子と、前記第1電源端子と出力端子との間にそのソース・ドレイン経路が直列接続された第1電界効果トランジスタと、前記出力端子と前記第2電源端子との間にそのソース・ドレイン経路が直列接続された第2電界効果トランジスタとを含む電源回路を有し、前記第1電界効果トランジスタは、第1主面と前記第1主面に対向する第2主面とを有する半導体基板と、前記半導体基板の第1主面上にゲート絶縁膜を介して形成されたゲート電極と、前記第1主面に形成され、かつ、前記ゲート電極の両端に形成された第1導電型のソース及びドレイン領域と、前記第1主面に形成され、かつ、前記ソース及びドレイン領域間に形成された前記第1導電型と反対の第2導電型のチャンネル形成用の半導体領域とを有し、前記第2電界効果トランジスタは、第1主面と前記第1主面に対向する第2主面とを有する半導体基板と、前記半導体基板の第1主面上にゲート絶縁膜を介して形成されたゲート電極と、前記第1主面に形成され、かつ、その一部が平面的に前記ゲート電極と重なるように形成された第2導電型のチャンネル形成用の半導体領域と、前記チャンネル形成用の半導体領域中に形成され、かつ、前記ゲート電極の一端部に形成された第1導電型のソース領域と、前記第2主面に形成され、かつ、前記チャンネル形成用の半導体領域の下部に形成されたドレイン領域と有することを特徴とする半導体装置。

IPC (6)：

H01L 29/78 656 , H01L 29/78 , H01L 29/78 652 , G06F 1/26 , H01L 25/07 , H01L 25/18

FI (5)：

H01L 29/78 656 B , H01L 29/78 652 Q , G06F 1/00 330 A , H01L 25/04 C , H01L 29/78 301 X

F-Term (11)：

5B011DB02 , 5B011DB04 , 5B011EA02 , 5F040DA01 , 5F040DA03 , 5F040DA11 , 5F040DC01 , 5F040EC07 , 5F040EH07 , 5F040EJ01 , 5F040FC05

Patent cited by the Patent：

Cited by examiner (6)

スイッチング素子を用いたマイクロ電源装置
Gazette classification：公開公報 Application number：特願平7-234518 Applicant：株式会社東芝
半導体集積回路
Gazette classification：公開公報 Application number：特願平8-315779 Applicant：富士電機株式会社
特開昭64-004058

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