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J-GLOBAL ID:200903043239451574

半導体装置及びその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 岡本 啓三
Gazette classification:公開公報
Application number (International application number):2000264225
Publication number (International publication number):2001326224
Application date: Aug. 31, 2000
Publication date: Nov. 22, 2001
Summary:
【要約】【課題】 配線を被覆して低誘電率を有する層間絶縁膜を形成し、かつ層間絶縁膜にビアホール等を形成したときに、配線の酸化やエッチングを防止することができ、かつ層間絶縁膜を挟む配線間のリーク電流を小さくする。【解決手段】 配線23が露出している被成膜基板21上に層間絶縁膜25を形成する半導体装置の製造方法において、シリコン(Si)、酸素(O)、炭素(C)及び水素(H)を含むシリコン化合物を成膜ガスとしてプラズマ化し、反応させて、配線23と層間絶縁膜25の間に、Si,O,C,Hを含有するブロック絶縁膜24を形成する。
Claim (excerpt):
配線が露出している被成膜基板上に層間絶縁膜を形成する半導体装置の製造方法において、シリコン(Si)、酸素(O)、炭素(C)及び水素(H)を含むシリコン化合物を成膜ガスとしてプラズマ化し、反応させて、前記配線と前記層間絶縁膜の間に、前記Si,O,C,Hを含有するブロック絶縁膜を形成することを特徴とする半導体装置の製造方法。
IPC (4):
H01L 21/316 ,  H01L 21/31 ,  H01L 21/3205 ,  H01L 21/768
FI (6):
H01L 21/316 X ,  H01L 21/316 M ,  H01L 21/31 C ,  H01L 21/88 M ,  H01L 21/90 S ,  H01L 21/90 A
F-Term (58):
5F033HH08 ,  5F033HH11 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ32 ,  5F033KK11 ,  5F033MM05 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ92 ,  5F033QQ94 ,  5F033RR04 ,  5F033RR21 ,  5F033RR29 ,  5F033SS03 ,  5F033SS04 ,  5F033SS15 ,  5F033TT04 ,  5F033WW01 ,  5F033WW07 ,  5F033XX18 ,  5F033XX20 ,  5F033XX24 ,  5F045AA08 ,  5F045AB32 ,  5F045AC01 ,  5F045AC07 ,  5F045AC08 ,  5F045AC15 ,  5F045AC16 ,  5F045AC17 ,  5F045BB16 ,  5F045CB05 ,  5F045DP03 ,  5F045EH01 ,  5F045EH11 ,  5F045EH14 ,  5F045EH17 ,  5F045HA13 ,  5F058BA20 ,  5F058BB05 ,  5F058BC02 ,  5F058BC04 ,  5F058BD01 ,  5F058BD04 ,  5F058BD06 ,  5F058BF07 ,  5F058BF22 ,  5F058BF26 ,  5F058BJ02
Patent cited by the Patent:
Cited by examiner (3)

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