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J-GLOBAL ID：200903044728313067

半導体装置およびその製造方法

Inventor： 齋藤 友博 ,  飯沼 俊彦 ,  犬宮 誠治 ,  八木下 淳史
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998185452
Publication number (International publication number)：1999074527
Application date： Jun. 30, 1998
Publication date： Mar. 16, 1999
Summary：

【要約】【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。【解決手段】 半導体基板上に、第1の膜および第2の膜を形成する工程と、第2の膜、第1の膜及び半導体基板の上部を選択的に除去して、第1の溝を形成する工程と、第1の溝に第1の絶縁膜を埋め込み、素子分離領域を形成する工程と、素子分離領域により囲まれた第2の膜をパターニングして、ダミーゲート層を形成する工程と、ダミーゲート層をマスクとして用いて、半導体基板に不純物を導入する工程と、ダミーゲート層および第1の絶縁膜により囲まれた半導体基板上に第2の絶縁膜を形成する工程と、ダミーゲート層および第1の膜を除去し、第2の溝を形成する工程と、第2の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、第2の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備することを特徴とする。

Claim (excerpt)：

半導体基板上に、第1の膜および第2の膜を形成する工程と、前記第2の膜、第1の膜及び半導体基板の上部を選択的に除去して、第1の溝を形成する工程と、前記第1の溝に第1の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記素子分離領域により囲まれた前記第2の膜をパターニングして、ダミーゲート層を形成する工程と、前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、前記ダミーゲート層および前記第1の絶縁膜により囲まれた前記半導体基板上に第2の絶縁膜を形成する工程と、前記ダミーゲート層および前記第1の膜を除去し、第2の溝を形成する工程と、前記第2の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記第2の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法。

IPC (2)：

H01L 29/78 ,  H01L 21/76

FI (3)：

H01L 29/78 301 G ,  H01L 21/76 L ,  H01L 29/78 301 R

Patent cited by the Patent：

Cited by applicant (3)

• MOS型トランジスタの製造方法
  Gazette classification：公開公報   Application number：特願平5-234524   Applicant：松下電器産業株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-002164   Applicant：富士通株式会社
• 特開昭62-092470
  

Cited by examiner (3)

• MOS型トランジスタの製造方法
  Gazette classification：公開公報   Application number：特願平5-234524   Applicant：松下電器産業株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-002164   Applicant：富士通株式会社
• 特開昭62-092470