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J-GLOBAL ID：200903046293918274

半導体装置及びその製造方法

Inventor：
松本 明

About 松本 明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 丸山 隆夫
Gazette classification：公開公報
Application number (International application number)：1998081455
Publication number (International publication number)：1999284068
Application date： Mar. 27, 1998
Publication date： Oct. 15, 1999
Summary：
【要約】【課題】 ボイドの発生を防ぎ、配線間のショートを防止する。【解決手段】 素子11を含む半導体基板10と、この上に形成されている第1のシリコン酸化膜12と、この上に形成されているシリコン窒化膜13と、この上に形成されている第2のシリコン酸化膜14と、コンタクトホール用のフォトレジストをマスクとしてドライエッチングにより形成されているコンタクトホール16と、配線溝用のフォトレジストをマスクとしてエッチングにより形成されている配線溝18と、コンタクトホール16および配線溝18に埋め込まれている金属配線20、21とを有している。コンタクトホール16の上端のエッジ部分は配線溝用のフォトレジストをマスクとしてエッチングにより削除されていることにより、ボイドの発生を防ぎ、配線間のショートを防止することができる。
Claim (excerpt)：
トランジスタ等の素子を含む半導体基板と、該半導体基板の上に形成されている第1のシリコン酸化膜と、該第1のシリコン酸化膜の上に形成されているシリコン窒化膜と、該シリコン窒化膜の上に形成されている第2のシリコン酸化膜と、コンタクトホール用のフォトレジストをマスクとしてドライエッチングにより形成されているコンタクトホールと、配線溝用のフォトレジストをマスクとしてエッチングにより形成されている配線溝と、前記コンタクトホールおよび前記配線溝に埋め込まれている金属配線とを有し、前記コンタクトホールの上端のエッジ部分は、前記配線溝用のフォトレジストをマスクとしてエッチングにより削除されていることを特徴とする半導体装置。
IPC (2)：
H01L 21/768 ,  H01L 21/3065
FI (3)：
H01L 21/90 A ,  H01L 21/302 M ,  H01L 21/90 M
Patent cited by the Patent：
Cited by examiner (4)
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