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J-GLOBAL ID：200903046320591770

半導体メモリ素子のトランジスタの製造方法

Inventor：
張 世 億

About 張 世 億

, 
金 龍 洙

About 金 龍 洙

, 
▲オ▼ 在 根

About ▲オ▼ 在 根


Applicant, Patent owner：
株式会社ハイニックスセミコンダクター

About 株式会社ハイニックスセミコンダクター


Agent (3)： 三枝 英二 ,  掛樋 悠路 ,  松本 公雄
Gazette classification：公開公報
Application number (International application number)：2005178793
Publication number (International publication number)：2006313869
Application date： Jun. 20, 2005
Publication date： Nov. 16, 2006
Summary：
【課題】低抵抗のゲート電極形成時にボイドの発生を抑制し、製造工程の難易度を減少させることができる半導体メモリ素子のトランジスタ製造方法を提供すること。 【解決手段】半導体基板1をエッチングし、半導体基板1から突出した活性領域1aを形成するステップと、その周辺部にフィールド酸化膜2を形成するステップと、活性領域1a内のチャネル領域に深さd1の第1凹溝部g1を形成するステップと、フィールド酸化膜2のうち、ゲート電極を通過させる部分を第1凹溝部の深さよりも深くエッチングして深さd2の第2凹溝部g2を形成するステップと、活性領域1aの上面並びに第1及び第2凹溝部g1、g2によって露出された活性領域1aの表面の上にゲート絶縁膜を形成するステップと、第1及び第2凹溝部g1、g2に重畳し、活性領域1aの上を横切るように、ゲート絶縁膜を含めてフィールド酸化膜2上にゲート電極を形成するステップとを含む。【選択図】図6c
Claim (excerpt)：
半導体基板をエッチングし、前記半導体基板の所定領域から突出した活性領域を形成する第1ステップと、 前記活性領域の周辺部の前記半導体基板上にフィールド酸化膜を形成する第2ステップと、 前記フィールド酸化膜のうち、ゲート電極を通過させる部分をエッチングして所定の深さの凹溝部を形成する第3ステップと、 前記活性領域の上面及び前記凹溝部によって露出された前記活性領域の表面の上にゲート絶縁膜を形成する第4ステップと、 前記活性領域内のチャネル領域及び前記凹溝部に重畳し、前記活性領域の上を横切るように、前記ゲート絶縁膜及び前記フィールド酸化膜の上に前記ゲート電極を形成する第5ステップとを含むことを特徴とする半導体メモリ素子のトランジスタの製造方法。
IPC (3)：
H01L 21/824 ,  H01L 27/108 ,  H01L 29/78
FI (4)：
H01L27/10 671B ,  H01L27/10 671Z ,  H01L29/78 301H ,  H01L29/78 301V
F-Term (35)：
5F083AD01 ,  5F083AD04 ,  5F083AD06 ,  5F083JA35 ,  5F083JA39 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR40 ,  5F140AA01 ,  5F140AA06 ,  5F140AA39 ,  5F140AA40 ,  5F140AC32 ,  5F140BA01 ,  5F140BB02 ,  5F140BB03 ,  5F140BB05 ,  5F140BB06 ,  5F140BC15 ,  5F140BE03 ,  5F140BF04 ,  5F140BF11 ,  5F140BF17 ,  5F140BF18 ,  5F140BF20 ,  5F140BF43 ,  5F140BF44 ,  5F140BG28 ,  5F140BG30 ,  5F140BG38 ,  5F140BG58 ,  5F140BK13 ,  5F140CB04 ,  5F140CB10
Patent cited by the Patent：
Cited by examiner (5)
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