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J-GLOBAL ID：200903046735217840
高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造
Inventor：
Applicant, Patent owner：
Agent (1)：
杉村 暁秀 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999348355
Publication number (International publication number)：2000183350
Application date： Dec. 08, 1999
Publication date： Jun. 30, 2000
Summary：
【要約】 (修正有)【課題】 高電圧半導体装置用の集積エッジ構造を製造する方法を提供する。【解決手段】 第1導電型(n型)の第1半導体層41を形成し、その上面に第1マスクを形成後、該マスクの一部分を除去しこのマスクに最少1つの開口を形成する。次に第2導電型P型不純物を前記開口を経て第1半導体層41内に導入した後、第1マスクを完全に除去し第1半導体層上にN型の第2半導体層42を形成する。また第1半導体層41内に注入された不純物を拡散させて第1及び第2半導体層内にP型のドープ領域220を形成する。以上の6工程を1回以上繰返してN型の複数の重畳半導体層41〜46を具える共に、開口から注入された複数のP型ドープ領域220〜260の積重ねからなる複数の重畳半導体層内の挿入された2つのカラムを具える最終エッジ構造構造を形成し、高電圧半導体装置に近いカラムが該装置から遠いカラムより深い特徴を有する。
Claim (excerpt)：
第1導電型の第1半導体層(41)を形成する第1工程と、前記第1半導体層(41)の上面に第1マスク(37)を形成する第2工程と、前記第1マスク(37)の一部分を除去してこのマスクに少なくとも1つの開口(51)を形成する第3工程と、第2導電型のドーパントを前記少なくとも1つの開口(51)を経て前記第1半導体層(41)内に導入する第4工程と、前記第1マスク(37)を完全に除去し、前記第1半導体層(41)上に第1導電型の第2半導体層(42)を形成する第5工程と、前記第1半導体層(41)内に注入されたドーパントを拡散させて前記第1及び第2半導体層(41,42)内に第2導電型のドープ領域(220)を形成する第6工程とを具える高電圧半導体デバイス用のエッジ構造を製造する方法において、前記第2工程から第6工程までを1回以上繰り返して、第1導電型の複数の重畳された半導体層(41,42,43,44,45,46)を具えるとともに、前記マスク開口を経て次々に注入された第2導電型の複数のドープ領域(220,230,240,250,260)の積重ねからなる前記複数の重畳半導体層(41,42,43,44,45,46)内の挿入された少なくとも2つのカラムを具える最終エッジ構造を形成し、前記高電圧半導体デバイスに近いカラムが前記高電圧半導体デバイスから遠いカラムより深いことを特徴とする高電圧半導体デバイス用エッジ構造の製造方法。
IPC (3)：
H01L 29/78 652
, H01L 29/78
, H01L 21/336
H01L 29/78 652 P
, H01L 29/78 652 C
, H01L 29/78 658 A
Cited by applicant (5)
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半導体装置
Gazette classification：公開公報
Application number：特願平8-293966
Applicant：株式会社東芝
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特開昭57-159060
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縦型MOS半導体装置
Gazette classification：公開公報
Application number：特願平6-310812
Applicant：三洋電機株式会社
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特開平3-088362
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特開昭59-002344
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Cited by examiner (6)
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