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J-GLOBAL ID:200903048068568666

半導体素子の製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 中川 周吉 (外1名)
Gazette classification:公開公報
Application number (International application number):2001375358
Publication number (International publication number):2002252285
Application date: Dec. 10, 2001
Publication date: Sep. 06, 2002
Summary:
【要約】【課題】 nMOSとpMOSの両方ともにおいて表面チャネルCMOS素子を実現してしきい値電圧Vthを低めることが可能な半導体素子の製造方法を提供すること。【解決手段】 半導体基板にPウェルとNウェルをそれぞれ形成し、nMOS地域とpMOS地域を定義(define)する段階と、前記nMOS地域に第1ゲート絶縁膜を、前記pMOS地域に第2ゲート絶縁膜をそれぞれ形成する段階と、前記第1ゲート絶縁膜上に第1(TixAly)1-zNz膜を、前記第2ゲート絶縁膜上に第2(TixAly)1-zNz膜をそれぞれ形成する段階と、前記第1(TixAly)1-zNz膜上に第1金属ゲート電極を、前記第2(TixAly)1-zNz膜上に第2金属ゲート電極をそれぞれ形成する段階と、前記nMOS地域の前記半導体基板にN型ソース/ドレイン接合部を、前記pMOS地域の前記半導体基板にP型ソース/ドレイン接合部をそれぞれ形成する段階とを含んでなる。
Claim (excerpt):
半導体基板にPウェルとNウェルをそれぞれ形成し、nMOS地域とpMOS地域を定義する段階と、前記nMOS地域に第1ゲート絶縁膜を、前記pMOS地域に第2ゲート絶縁膜をそれぞれ形成する段階と、前記第1ゲート絶縁膜上に第1(TixAly)1-zNz膜を、前記第2ゲート絶縁膜上に第2(TixAly)1-zNz膜をそれぞれ形成する段階と、前記第1(TixAly)1-zNz膜上に第1金属ゲート電極を、前記第2(TixAly)1-zNz膜上に第2金属ゲート電極をそれぞれ形成する段階と、前記nMOS地域の前記半導体基板にN型ソース/ドレイン接合部を、前記pMOS地域の前記半導体基板にP型ソース/ドレイン接合部をそれぞれ形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
IPC (5):
H01L 21/8238 ,  C23C 14/06 ,  C23C 16/34 ,  H01L 21/28 301 ,  H01L 27/092
FI (4):
C23C 14/06 A ,  C23C 16/34 ,  H01L 21/28 301 Z ,  H01L 27/08 321 D
F-Term (39):
4K029BA58 ,  4K029BC00 ,  4K029BD01 ,  4K029CA06 ,  4K029DC04 ,  4K029EA04 ,  4K030AA03 ,  4K030AA11 ,  4K030AA13 ,  4K030AA18 ,  4K030BA02 ,  4K030BA18 ,  4K030BA38 ,  4K030CA04 ,  4K030CA12 ,  4K030EA06 ,  4K030FA02 ,  4K030LA15 ,  4M104AA01 ,  4M104BB36 ,  4M104BB38 ,  4M104CC05 ,  4M104DD42 ,  4M104DD43 ,  4M104DD45 ,  4M104FF18 ,  4M104GG10 ,  4M104HH20 ,  5F048AB01 ,  5F048AC03 ,  5F048BB04 ,  5F048BB09 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF01 ,  5F048DA25
Patent cited by the Patent:
Cited by examiner (5)
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