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J-GLOBAL ID：200903049186786216

トレンチ型MOS半導体装置

Inventor： 西村 武義 ,  堤 岳志 ,  小野沢 勇一 ,  杉村 和俊
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：1999000415
Publication number (International publication number)：2000200901
Application date： Jan. 05, 1999
Publication date： Jul. 18, 2000
Summary：

【要約】【課題】トレンチ内に設けられたMOS構造のゲートを有するトレンチ型MOS半導体装置において、ゲート酸化膜の耐圧の向上を図る。【解決手段】隣接するトレンチ5の終端に、大きな曲率をもつトレンチ連結部51を設ける。または、トレンチ5の終端に、大きな曲率をもつ拡大終端部52を設ける。これにより、トレンチ終端の上角部14の尖端化が抑制され、ゲート酸化膜の耐圧が向上する。

Claim (excerpt)：

第一導電型ドレイン層と、その第一導電型ドレイン層上に設けられた第二導電型チャネル領域と、第二導電型チャネル領域の表面層に形成された第一導電型ソース領域と、その第一導電型ソース領域の表面から第二導電型チャネル領域を貫通し第一導電型ドレイン層に達するトレンチと、トレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型チャネル領域との表面に共通に接触して設けられたソース電極と、第一導電型ドレイン層に接触して設けられたドレイン電極とからなるトレンチ型MOS半導体装置において、隣接するトレンチの終端をつなぐトレンチ連結部を設けることを特徴とするトレンチ型MOS半導体装置。

IPC (3)：

H01L 29/78 ,  H01L 29/74 ,  H01L 29/749

FI (4)：

H01L 29/78 653 B ,  H01L 29/74 X ,  H01L 29/74 601 B ,  H01L 29/78 655 A

F-Term (2)：

5F005AE09 ,  5F005BA02

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平9-061389   Applicant：株式会社東芝
• 半導体装置
  Gazette classification：公開公報   Application number：特願平9-017969   Applicant：株式会社日立製作所, 日立東部セミコンダクタ株式会社, 株式会社日立超エル・エス・アイ・システムズ