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J-GLOBAL ID：200903049262966687

半導体装置

Inventor：
杉 山 公 一

About 杉 山 公 一

, 
二 宮 英 彰

About 二 宮 英 彰

, 
山 口 正 一

About 山 口 正 一


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (6)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  赤岡 明
Gazette classification：公開公報
Application number (International application number)：2005062350
Publication number (International publication number)：2006245477
Application date： Mar. 07, 2005
Publication date： Sep. 14, 2006
Summary：
【課題】 スイッチング速度の制御性を改善し、ノイズの小さい半導体装置を提供する。【解決手段】 半導体装置100は、面11および面12を有する第1のベース層10と、面11上に設けられた第2のベース層20と、第1のベース層に達するトレンチ70と、ゲート絶縁膜80を介してトレンチの内部に埋め込まれたゲート電極90と、隣り合うトレンチ間において対向する第1の側壁に隣接するように設けられたソース層91と、第2のベース層およびソース層に接続されたエミッタ電極93と、第1の側壁とは反対側の第2の側壁に隣接したダミー領域と、面12上に設けられたコレクタ層40と、コレクタ電極50とを備えたIEGT、および、アノードがエミッタ電極に接続され、カソードがダミー領域に接続されたダイオード150を備え、ダイオード150の降伏電圧Vaが閾値電圧Vt以下である。【選択図】 図1
Claim (excerpt)：
第1の面および第2の面を有する第1導電型の第1のベース層と、 前記第1の面上に設けられた第2導電型の第2のベース層と、 前記第2のベース層を貫通して前記第1のベース層に達する複数のトレンチと、 前記複数のトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記複数のトレンチのそれぞれの内部に埋め込まれたゲート電極と、 隣り合う前記トレンチ間において、これらのトレンチの対向する第1の側壁に隣接するように設けられた第1導電型のソース層と、 前記第2のベース層および前記ソース層に電気的に接続されたエミッタ電極と、 前記トレンチの側壁のうち前記第1の側壁の反対側にある第2の側壁に隣接し、前記ソース層が設けられていないダミー領域と、 前記第2の面上に設けられたコレクタ層と、 前記コレクタ層上に設けられたコレクタ電極とを備え、或る閾値電圧を有する絶縁ゲート型半導体素子、および、 アノードが前記エミッタ電極に接続され、カソードが前記ダミー領域に接続されたダイオードを備え、 前記ダイオードの降伏電圧が前記閾値電圧と等しいかまたはそれ未満であることを特徴とする半導体装置。
IPC (5)：
H01L 29/78 ,  H01L 29/739 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49
FI (5)：
H01L29/78 655A ,  H01L29/78 653C ,  H01L29/78 655G ,  H01L21/28 301A ,  H01L29/58 G
F-Term (9)：
4M104BB01 ,  4M104BB04 ,  4M104BB19 ,  4M104BB39 ,  4M104FF27 ,  4M104GG02 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20
Patent cited by the Patent：
Cited by applicant (3)

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