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J-GLOBAL ID：200903049460470115

半導体装置の製造方法

Inventor：
早渕 一成

About 早渕 一成


Applicant, Patent owner：
川崎製鉄株式会社

About 川崎製鉄株式会社


Agent (1)： 森 哲也 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993071928
Publication number (International publication number)：1994029554
Application date： Mar. 30, 1993
Publication date： Feb. 04, 1994
Summary：
【要約】【目的】 半導体基板のオーバーエッチングや、ゲート絶縁膜のオーバーハングを無くすことで、優れたメモリ特性及び信頼性を有する半導体装置を得ることが可能な、半導体装置の製造方法を提供する。【構成】 半導体基板1上に形成した第1のシリコン酸化膜3上に、シリコン窒化膜4を、後の工程で行う酸化処理において、ゲート電極形成領域以外の領域に形成された該シリコン窒化膜4の全てが酸化される膜厚で形成し、この上に第2のシリコン酸化膜5を形成した後、該第2のシリコン酸化膜5上に、ゲート電極9を形成し、ゲート電極9及びゲート電極形成領域以外の領域に形成されている第2のシリコン酸化膜及びシリコン窒化膜4を酸化して、シリコン酸化膜12及び13を形成する。
Claim (excerpt)：
半導体基板上に、該半導体基板側から順に、第1の酸化膜、難酸化物質からなる膜及び第2の酸化膜が形成された三層構造を備えたゲート絶縁膜を介してゲート電極が形成された半導体装置を製造する方法において、前記第1の酸化膜上に、前記難酸化性物質からなる膜を、後の第3工程で行う酸化処理において、前記ゲート電極形成領域以外の領域に形成された難酸化性物質からなる膜の全てが酸化される膜厚で形成する第1工程と、当該難酸化性物質からなる膜上に第2の酸化膜を形成した後、該第2の酸化膜上に、ゲート電極を形成する第2工程と、当該ゲート電極及びゲート電極形成領域以外の領域に形成されている第2の酸化膜を通して難酸化性物質からなる膜を酸化する第3工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 29/788 ,  H01L 29/792 ,  H01L 21/316
Patent cited by the Patent：
Cited by examiner (10)
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