ピッチ増倍を使用する集積回路の製造方法

Inventor： , , , ,
Applicant, Patent owner：
Agent (3)：三枝英二 , 掛樋悠路 , 松本公雄
Gazette classification：公表公報
Application number (International application number)：2007530349
Publication number (International publication number)：2008512002
Application date： Aug. 26, 2005
Publication date： Apr. 17, 2008
Summary：

周辺回路100のアレイ102及び周辺104の異なるサイズのフィーチャーが1つのステップで基板110上にパターン化される。特に、独立に形成された2つのパターン177、230を組合せた混合パターンが、一つのマスク層160上に形成され、次に、下の基板(110)に転写される。独立に形成されたパターンのうち第1パターン177はピッチ増倍によって形成され、独立に形成されたパターンのうち第2パターン230は従来のフォトリソグラフィによって形成される。第1パターン177は、第2パターン230の形成に使用されたフォトリソグラフィ法の解像度以下のフィーチャー175を含む。これらのラインは、フォトレジスト上にパターンを形成し、そしてそのパターンを非晶質炭素層にエッチングすることによって製作される。非晶質炭素のエッチングされていない部分の幅より小さい幅を有する側壁スペーサー175は、前記非晶質炭素の側壁上に形成される。その後、非晶質炭素は除去されて、側壁スペーサー175を残してマスクパターン177を形成する。従って、スペーサー175は、フォトレジスト上にパターンを形成するために使用されたフォトリソグラフィ方法の解像度より小さいフィーチャーサイズを有するマスク177を形成する。保護物質200がスペーサー175のまわりに形成される。スペーサーは175さらに、ハードマスク210を用いることにより保護され、そして次にフォトレジスト220がハードマスク210上に形成されパターン化される。フォトレジストパターン230はハードマスク(210)を通じて保護物質200に転写される。その後、スペーサー175及び保護物質200によって作成されたパターン177、230の組合せは、下の非晶質炭素ハードマスク層160に転写される。その後、異なるサイズのフィーチャーを有する組合せパターンは下の基板110に転写される。

Claim (excerpt)：

主要マスク層が基板を覆い、一時的層が前記主要マスク層を覆い、第1フォトレジスト層が前記一時的層を覆う前記基板を提供するステップと、前記第1フォトレジスト層にフォトレジストパターンを形成するステップと、フィーチャーが前記フォトレジストパターンのフィーチャーに由来する第1パターンを前記一時的層に形成するステップと、前記第1パターンのレベルの上に第2フォトレジスト層を形成するステップと、前記第2フォトレジスト層に別のフォトレジストパターンを形成するステップと、前記主要マスク層に混合パターンを形成するために、前記主要マスク層へ前記別のフォトレジストパターン及び前記第1パターンを転写するステップと、前記主要マスク層内の前記混合パターンを通じて前記基板を処理するステップと、を含む半導体の処理方法。

IPC (3)：

H01L 21/306 , H01L 21/321 , H01L 27/10

FI (4)：

H01L21/302 105A , H01L21/88 D , H01L27/10 481 , H01L27/10 471

F-Term (58)：

5F004AA04 , 5F004DA01 , 5F004DA04 , 5F004DA15 , 5F004DA16 , 5F004DA17 , 5F004DA18 , 5F004DB00 , 5F004DB01 , 5F004DB03 , 5F004DB07 , 5F004DB08 , 5F004DB09 , 5F004DB30 , 5F004EA03 , 5F004EA04 , 5F004EA06 , 5F004EA07 , 5F004EA11 , 5F004EA22 , 5F004EA28 , 5F004EA32 , 5F004EA37 , 5F033QQ04 , 5F033QQ09 , 5F033QQ12 , 5F033QQ15 , 5F033QQ16 , 5F033QQ18 , 5F033QQ23 , 5F033QQ25 , 5F033QQ26 , 5F033QQ28 , 5F033RR01 , 5F033RR04 , 5F033RR06 , 5F033RR08 , 5F033SS11 , 5F033VV16 , 5F033VV17 , 5F033WW00 , 5F033WW01 , 5F033WW02 , 5F033XX03 , 5F083AD00 , 5F083BS00 , 5F083CR00 , 5F083EP00 , 5F083GA27 , 5F083PR01 , 5F083PR03 , 5F083PR06 , 5F083PR07 , 5F083PR10 , 5F083PR40 , 5F083PR42 , 5F083PR52 , 5F083ZA01

Patent cited by the Patent：

Cited by examiner (2)

パターン形成方法
Gazette classification：公開公報 Application number：特願平7-087614 Applicant：ソニー株式会社
微細パターンとワイドパターンとが混在する集積回路ステージを形成するための方法
Gazette classification：公表公報 Application number：特願2002-511022 Applicant：コミツサリアタレネルジーアトミーク

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