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J-GLOBAL ID：200903049889208796

電極構造体およびその形成方法

Inventor：
橋本 薫

About 橋本 薫

, 
渡辺 勲

About 渡辺 勲


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 服部 毅巖
Gazette classification：公開公報
Application number (International application number)：2002199076
Publication number (International publication number)：2004047510
Application date： Jul. 08, 2002
Publication date： Feb. 12, 2004
Summary：
【課題】簡単な工程により高信頼性、かつ低コストのはんだ付けを行う。【解決手段】回路基板1の上層には回路パターン2aが形成されており、回路パターン2aの上部には電極部2bが形成されている。さらに電極部2bの露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜3を形成する。さらに、再び回路基板1の上部には、ソルダーレジスト6,7を形成する。そして、はんだ拡散防止膜3の上層には、はんだバンプ4を形成する。なお、はんだバンプ4は、はんだ拡散防止膜3の上層ではなく、対向する電子部品(例えば、半導体素子)の電極部に形成してもよい。また、はんだと回路パターン2aとの拡散・反応(化合物形成)を防止するために、はんだ拡散防止膜3の露出部全面を覆うように、さらにはんだ成分とのぬれ性が良い材料を形成してもよい。【選択図】 図1
Claim (excerpt)：
回路基板の入出力端子に施す電極構造体において、 電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体。
IPC (4)：
H05K3/34 ,  H01L21/3205 ,  H01L21/60 ,  H05K3/24
FI (7)：
H05K3/34 501D ,  H05K3/34 505A ,  H05K3/24 A ,  H01L21/88 T ,  H01L21/92 602D ,  H01L21/92 603A ,  H01L21/92 604B
F-Term (24)：
5E319AA03 ,  5E319AB05 ,  5E319AC01 ,  5E319AC17 ,  5E319BB02 ,  5E319CC33 ,  5E319GG03 ,  5E343AA02 ,  5E343AA11 ,  5E343BB09 ,  5E343BB17 ,  5E343BB23 ,  5E343BB24 ,  5E343BB44 ,  5E343BB71 ,  5E343DD33 ,  5E343GG18 ,  5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033MM11 ,  5F033MM13 ,  5F033PP28 ,  5F033VV07
Patent cited by the Patent：
Cited by examiner (2)

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