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J-GLOBAL ID：200903050358332830

半導体装置の製造方法及び半導体装置

Inventor：
宮田 勝美

About 宮田 勝美

, 
渡辺 英二

About 渡辺 英二

, 
依田 博行

About 依田 博行


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1999118543
Publication number (International publication number)：2000311913
Application date： Apr. 26, 1999
Publication date： Nov. 07, 2000
Summary：
【要約】【課題】本発明は半導体基板上に形成された電極上にバリアメタルを介して突起電極が接合される半導体装置の製造方法及び半導体装置に関し、試験工程の信頼性を高めると共に試験工程のコスト低減を図ることを課題とする。【解決手段】ウェーハ25上に形成された電極26上にバリアメタル30Aを形成するバリアメタル形成工程と、このバリアメタル形成工程の終了後に形成されたバリアメタル30A上にバンプ35を形成する突起電極形成工程と、ウェーハ25に信号供給を行なうことによりウェーハ25に形成された各半導体チップに対して所定の試験を行なう試験工程とを有する半導体装置の製造方法において、バリアメタル形成工程の終了後でかつ突起電極形成工程の実施前に試験工程を実施し、プローブ14をバリアメタル30Aに接続することにより試験を行なう。
Claim (excerpt)：
半導体基板上に形成された電極上に突起電極が配設される半導体装置を製造するのに用いられ、前記半導体基板上に形成された複数の電極上に、前記電極との接合性の良好な最下部導電性金属層と、少なくとも前記突起電極の前記電極への拡散を防止するバリア層を含むと共に前記最上部導電性金属層と前記最下部導電性金属層との間に形成される中間部導電性金属層とを積層形成することによりバリアメタルを形成するバリアメタル形成工程と、該バリアメタル形成工程の終了後に、形成された前記バリアメタル上に突起電極を形成する突起電極形成工程と、前記半導体基板に信号供給を行なうことにより、該半導体基板に対し所定の試験を行なう試験工程とを有する半導体装置の製造方法において、前記バリアメタル形成工程の終了後で、かつ前記突起電極形成工程の実施前に、前記試験工程を実施することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/60 ,  H01L 21/66
FI (2)：
H01L 21/92 604 T ,  H01L 21/66 B
F-Term (6)：
4M106AA01 ,  4M106AD10 ,  4M106AD26 ,  4M106BA01 ,  4M106BA14 ,  4M106DD01
Patent cited by the Patent：
Cited by applicant (5)
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