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J-GLOBAL ID：200903050785807190

半導体装置の製造方法

Inventor：
小野澤 幸子

About 小野澤 幸子


Applicant, Patent owner：
沖電気工業株式会社

About 沖電気工業株式会社


Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1999344638
Publication number (International publication number)：2001168112
Application date： Dec. 03, 1999
Publication date： Jun. 22, 2001
Summary：
【要約】【課題】 TEG-FETの特性測定後に、特性の劣化を改善することが可能な半導体装置の製造方法。【解決手段】 設計された単位FETの数よりも多いm個の能動層領域10の各領域上に単位FETの基本構造体を形成する工程と、基本構造体1つ分のドレイン電流特性の測定値から予想される半導体装置のドレイン電流値と所望のドレイン電流値とから所望の基本構造体の数nを決定する工程と、基本構造体上に層間絶縁膜を形成する工程と、層間絶縁膜を貫通しゲート電極16の表面の一部を露出する第1コンタクトホール20aと、層間絶縁膜を貫通しソース電極12の表面の一部を露出する第2コンタクトホール20bと、層間絶縁膜を貫通しドレイン電極14の表面の一部を露出する第3コンタクトホール20cとを同時に形成する工程とを含み、第1〜第3コンタクトホールの形成を層間絶縁膜のn個の基本構造体上の領域に対してのみ行う。
Claim (excerpt)：
複数の単位FETが一列に配列された構造を有する半導体装置を製造するにあたり、該半導体装置における所望のドレイン電流値が得られる、前記単位FETの個数pを、予め決めておき、前記個数pよりも多いm個の能動層領域を、基板上に一列に配列するように形成する工程と、前記m個の能動層領域の各領域上に、それぞれ、ゲート電極、ソース電極およびドレイン電極を形成して、m個の前記単位FETの基本構造体を形成する工程と、前記基本構造体1つ分のドレイン電流値を測定して得られる測定値から前記半導体装置のドレイン電流値を予想して、該予想値と前記所望のドレイン電流値とを比較して、該所望のドレイン電流値を満たす前記基本構造体の数nを決定する工程と、前記基本構造体上に層間絶縁膜を形成する工程と、該層間絶縁膜を貫通し、前記ゲート電極の表面の一部を露出する第1コンタクトホールと、前記層間絶縁膜を貫通し、前記ソース電極の表面の一部を露出する第2コンタクトホールと、前記層間絶縁膜を貫通し、前記ドレイン電極の表面の一部を露出する第3コンタクトホールとを同時に形成する工程とを含み、前記第1、第2および第3コンタクトホールの形成を、前記層間絶縁膜の前記n個の基本構造体上の領域に対してのみ行う、ただし、m≧nとし、m、n>0であることを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/3065
FI (2)：
H01L 29/80 L ,  H01L 21/302 M
F-Term (21)：
5F004EA17 ,  5F004EA28 ,  5F004EA32 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F102FA09 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GR04 ,  5F102GS04 ,  5F102GS09 ,  5F102GV01 ,  5F102GV03 ,  5F102GV07 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19
Patent cited by the Patent：
Cited by examiner (5)
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