共有ビット線クロスポイントメモリアレイ

Inventor：
Applicant, Patent owner：
Agent (1)：山本秀策 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002269194
Publication number (International publication number)：2003197877
Application date： Sep. 13, 2002
Publication date： Jul. 11, 2003
Summary：

【要約】【課題】クロスポイントアレイ、およびそれらが伴う読出し回路のために必要とされる面積を低減する。【解決手段】基板12と、基板12の上にある複数の下部ワード線14と、複数の下部ワード線14の上にある複数の上部ワード線22と、複数の下部ワード線14と複数の上部ワード線22との間に置かれた複数のビット線18であって、各ビット線18は、上部ワード線22と下部ワード線14との間で交差するときに、各下部ワード線14および各上部ワード線22とともにクロスポイントを形成する、複数のビット線18と、各クロスポイントで、複数の下部ワード線14と複数のビット線18との間に置かれた第1のペロブスカイト材料領域と、各クロスポイントで、複数の上部ワード線22と複数のビット線18との間に置かれた第2のペロブスカイト材料領域と、を含む。

Claim (excerpt)：

メモリ構造であって、a) 基板と、b) 該基板の上にある複数の下部ワード線と、c) 該複数の下部ワード線の上にある複数の上部ワード線と、d) 該複数の下部ワード線と該複数の上部ワード線との間に置かれた複数のビット線であって、各ビット線は、該上部ワード線と該下部ワード線との間で交差するときに、各下部ワード線および各上部ワード線とともにクロスポイントを形成する、複数のビット線と、e) 各クロスポイントで、該複数の下部ワード線と該複数のビット線との間に置かれた第1のペロブスカイト材料領域と、f) 各クロスポイントで、該複数の上部ワード線と該複数のビット線との間に置かれた第2のペロブスカイト材料領域と、を含む、メモリ構造。

IPC (8)：

H01L 27/105 , G11C 11/15 110 , G11C 11/15 112 , H01L 27/10 451 , H01L 39/00 , H01L 43/08 , H01L 43/08 ZAA , H01L 43/10

FI (9)：

G11C 11/15 110 , G11C 11/15 112 , H01L 27/10 451 , H01L 39/00 A , H01L 43/08 D , H01L 43/08 M , H01L 43/08 ZAA Z , H01L 43/10 , H01L 27/10 447

F-Term (16)：

4M113AC33 , 4M113BA07 , 4M113BA11 , 4M113BA18 , 4M113BA23 , 4M113BB02 , 4M113BB03 , 4M113CA31 , 4M113CA34 , 5F083FZ08 , 5F083FZ10 , 5F083JA37 , 5F083JA38 , 5F083JA42 , 5F083JA60 , 5F083PR40

Patent cited by the Patent：

Cited by examiner (4)

マンガン酸化物材料における電流及び電場誘起相転移を用いたスイッチング素子及びメモリー素子
Gazette classification：公開公報 Application number：特願平9-060632 Applicant：工業技術院長, 技術研究組合オングストロームテクノロジ研究機構, 三洋電機株式会社
特許第6204139号
特許第2685721号

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Article cited by the Patent：

Cited by examiner (1)

"Electric-pulse-induced reversible resistance change effect in magnetoresistive films"

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