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J-GLOBAL ID：200903052268816203

デュアルゲートを有するCMOS型半導体装置形成方法

Inventor：
金 雨植

About 金 雨植

, 
李 来寅

About 李 来寅


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (1)： 志賀 正武 (外1名)
Gazette classification：公開公報
Application number (International application number)：2002107118
Publication number (International publication number)：2002359295
Application date： Apr. 09, 2002
Publication date： Dec. 13, 2002
Summary：
【要約】【課題】 デュアルゲートを有するCMOS半導体装置形成方法を提供する。【解決手段】 本発明では、素子分離が形成された基板全面に第1ゲート絶縁膜と第1金属含有膜を順次にスタックする。第2不純物型トランジスタ領域で第1金属含有膜と第1ゲート絶縁膜を除去する。第2不純物型トランジスタ領域に第2ゲート絶縁膜と第2金属含有膜をスタックする。第1及び第2金属含有膜をパターニングして第1及び第2不純物型トランジスタ領域に各々第1又は第2ゲート電極を形成する。この時、第1不純物型トランジスタ領域の不純物型がP型であれば、第1金属含有膜のフェルミ準位はP型不純物で高濃度ドーピングされたシリコンの平衡バンド準位と近接したエネルギー準位を有するようにする。
Claim (excerpt)：
素子分離が形成された基板の少なくとも第1及び第2不純物型トランジスタ領域に第1ゲート絶縁膜と第1金属含有膜を順次にスタックする段階、前記第1金属含有膜に対する選択的異方性エッチングを実施して前記第2不純物型トランジスタ領域の前記第1ゲート絶縁膜を露出させる段階、前記第2不純物型トランジスタ領域の前記第1ゲート絶縁膜を除去する段階、前記第1ゲート絶縁膜が除去された前記第2不純物型トランジスタ領域に第2ゲート絶縁膜を形成する段階、前記第2ゲート絶縁膜が形成された基板に第2金属含有膜をスタックする段階、前記第1金属含有膜をパターニングして前記第1不純物型トランジスタ領域に第1ゲート電極を形成する段階及び、前記第2金属含有膜をパターニングして前記第2不純物型トランジスタ領域に第2ゲート電極を形成する段階を備えて成るCMOS型半導体装置形成方法。
IPC (4)：
H01L 21/8238 ,  H01L 21/28 301 ,  H01L 27/092 ,  H01L 29/43
FI (3)：
H01L 21/28 301 R ,  H01L 27/08 321 D ,  H01L 29/62 G
F-Term (35)：
4M104AA01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB33 ,  4M104CC05 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD66 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  5F048AA00 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12
Patent cited by the Patent：
Cited by examiner (6)
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