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J-GLOBAL ID：200903053165407611

抵抗性交点アレイ内のマルチビットメモリセルにおける読み出し動作

Inventor：
マニシュ・シャーマ

About マニシュ・シャーマ

, 
ルン・ティー・トラン

About ルン・ティー・トラン


Applicant, Patent owner：
ヒューレット-パッカード デベロップメント カンパニー エル.ピー.

About ヒューレット-パッカード デベロップメント カンパニー エル.ピー.


Agent (3)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
Gazette classification：公開公報
Application number (International application number)：2003310899
Publication number (International publication number)：2004095162
Application date： Sep. 03, 2003
Publication date： Mar. 25, 2004
Summary：
【課題】 1セル当たり複数ビットを記憶し、漏洩電流の影響を受けることなく読み出すことが可能なデータ記憶装置を提供すること。【解決手段】 メモリセルの抵抗性交点アレイを含むデータ記憶装置。各メモリセルは直列接続された第1及び第2の抵抗素子を含む。各抵抗素子は設定可能な第1及び第2の状態を有する。該データ記憶装置は、複数の第1、第2及び第3の導体、並びに読み出し回路をさらに含む。各第1の導体は第1の磁気抵抗素子の列のデータ層に接続され、各第2の導体は第2の磁気抵抗素子の列のデータ層に接続され、各第3の導体は第1の磁気抵抗素子の行の基準層と第2の磁気抵抗素子の行の基準層との間に配置される。読み出し回路は、読み出しの際に異なる第1及び第2の電圧を印加する。選択されたメモリセルと交差する第1及び第2の導体に第1の電圧を印加し、該選択されたメモリセルと交差する第3の導体に第2の電圧を印加する。【選択図】 図1
Claim (excerpt)：
メモリセル(114)の各々が直列接続された第1及び第2の磁気抵抗素子(10,20)を含み、該磁気抵抗素子の各々が設定可能な第1の抵抗値状態を有するように構成された、メモリセル(114)の抵抗性交点アレイ(112)と、 前記第1の磁気抵抗素子(10,20)の列のデータ層の各々に接続された複数の第1の導体(118)と、 前記第2の磁気抵抗素子(10,20)の列のデータ層の各々に接続された複数の第2の導体(120)と、 前記第1の磁気抵抗素子(10,20)の行の基準層と前記第2の磁気抵抗素子(10,20)の行の基準層との間に配置された複数の第3の導体(116)と、 読み出し動作の際に異なる第1および第2の電圧を印加するための読み出し回路(126)であって、選択されたメモリセル(114)と交差する前記第1および前記第2の導体(120)に前記第1の電圧を印加し、前記選択されたメモリセル(114)と交差する前記第3の導体(116)に前記第2の電圧を印加する、読み出し回路と、 からなるデータ記憶装置。
IPC (3)：
G11C11/15 ,  H01L27/105 ,  H01L43/08
FI (4)：
G11C11/15 150 ,  G11C11/15 110 ,  H01L43/08 Z ,  H01L27/10 447
F-Term (4)：
5F083FZ10 ,  5F083LA12 ,  5F083LA16 ,  5F083ZA21
Patent cited by the Patent：
Cited by examiner (3)

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