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J-GLOBAL ID：200903053210180259

半導体記憶装置の製造方法

Inventor：
大西 茂夫

About 大西 茂夫

, 
竹中 伸之

About 竹中 伸之

, 
井口 勝次

About 井口 勝次


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 野河 信太郎
Gazette classification：公開公報
Application number (International application number)：1998373876
Publication number (International publication number)：2000196039
Application date： Dec. 28, 1998
Publication date： Jul. 14, 2000
Summary：
【要約】【課題】 製造プロセスを複雑化させることなく、かつ強誘電体にエッチングダメージを与えることなく、高集積化に対応した微細キャパシタを形成することにより、高集積、微細化に対応できる半導体装置を製造することを目的とする。【解決手段】 (a)半導体基板1上に層間絶縁膜2、3、コンタクトホール、プラグ4を形成し、(b)プラグ4を含む層間絶縁膜2、3上に第1絶縁膜6、7を形成し、プラグ4上の第1絶縁膜6、7に溝を形成し、(c)溝を含む第1絶縁膜6、7上に第1導電膜8aを形成し、第1導電膜8aを化学的機械的研磨法によってエッチバックすることにより溝内に下部電極8を形成し、(d)下部電極8を含む第1絶縁膜7上に高誘電体膜又は強誘電体膜9及び第2導電膜10をこの順で形成し、(e)高誘電体膜又は強誘電体膜9及び第2導電膜10を同時にパターニングすることによって、キャパシタ絶縁膜及び上部電極を形成することからなる半導体記憶装置の製造方法。
Claim (excerpt)：
(a)半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを形成し、さらに該コンタクトホール内にプラグを形成し、(b)該プラグを含む前記層間絶縁膜上に第1絶縁膜を形成し、前記プラグ上の第1絶縁膜に溝を形成し、(c)該溝を含む前記第1絶縁膜上に第1導電膜を形成し、該第1導電膜を化学的機械的研磨法によってエッチバックすることにより前記溝内に下部電極を形成し、(d)該下部電極を含む第1絶縁膜上に高誘電体膜又は強誘電体膜及び第2導電膜をこの順で形成し、(e)前記高誘電体膜又は強誘電体膜及び第2導電膜を同時にパターニングすることによって、キャパシタ絶縁膜及び上部電極を形成することからなる半導体記憶装置の製造方法。
IPC (3)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3065
FI (3)：
H01L 27/10 621 C ,  H01L 21/302 J ,  H01L 27/10 651
F-Term (26)：
5F004AA11 ,  5F004BA04 ,  5F004DB02 ,  5F004EA12 ,  5F004EA27 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004EB05 ,  5F004FA01 ,  5F083AD31 ,  5F083AD54 ,  5F083FR02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (4)
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