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J-GLOBAL ID：200903054397510644

表示素子用薄膜トランジスタアレイ

Inventor：
池田 裕幸

About 池田 裕幸


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 鈴木 晴敏
Gazette classification：公開公報
Application number (International application number)：1994131246
Publication number (International publication number)：1995318978
Application date： May. 20, 1994
Publication date： Dec. 08, 1995
Summary：
【要約】【目的】 表示素子用薄膜トランジスタアレイに形成される配線の低抵抗化を図る。【構成】 表示素子用薄膜トランジスタアレイは画素電極及び薄膜トランジスタ2が集積形成されており、且つ個々の薄膜トランジスタを接続する配線6,8,9がパタニング形成されている。これら配線のうち少なくともゲート配線6は導電体層11とそれよりも抵抗値の小さな金属層12とを重ねた積層構造を有している。導電体層11は例えばDOPOSからなり金属層12は極薄のアルミニウムからなる。導電体層11は細線パタンとしての物理的連続性を確保する為に十分な層厚を有している。金属層12は配線6の表面抵抗低減化に寄与するとともに、ヒロック等の表面変異を生じない程度に薄く重ねられている。
Claim (excerpt)：
画素電極及び薄膜トランジスタが集積形成されており、且つ個々の薄膜トランジスタを接続する配線がパタニング形成されている表示素子用薄膜トランジスタアレイであって、前記配線の少なくとも一部は導電体層と、それよりも抵抗値の小さな金属層とを重ねた積層構造を有する事を特徴とする表示素子用薄膜トランジスタアレイ。
IPC (4)：
G02F 1/136 500 ,  G02F 1/1343 ,  H01L 27/12 ,  H01L 29/786
FI (2)：
H01L 29/78 311 A ,  H01L 29/78 311 G
Patent cited by the Patent：
Cited by examiner (10)
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