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J-GLOBAL ID：200903056204207527

半導体装置の製造方法

Inventor：
藤原 浩志

About 藤原 浩志


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 高田 守 (外4名)
Gazette classification：公開公報
Application number (International application number)：1995230173
Publication number (International publication number)：1997074095
Application date： Sep. 07, 1995
Publication date： Mar. 18, 1997
Summary：
【要約】【課題】 溝を形成しこの溝に埋め込まれた金属膜にて配線を行う半導体装置の製造方法の工程数が多いという問題点があった。【解決手段】 半導体基板1上の絶縁膜2に形成された配線用の溝3の壁面上および絶縁膜2上にバリアメタル膜4を積層し、バリアメタル膜4上に銅膜5を溝3が埋め込まれるまで積層し、化学機械的研磨法にてバリアメタル膜4および銅膜5のエッチングを、溝3の上端部とバリアメタル膜4および銅膜5の上端面とが同一高さとなるまで行う。そして、銅膜5のエッチングを銅膜5の上端面が溝3の上端部より低くなるまで行い、選択CVD法にて銅膜5上にタングステン膜8をタングステン膜8の上端面と溝3の上端部とが同一高さとなるまで積層する。
Claim (excerpt)：
半導体基板上に形成された絶縁膜に配線用の溝を形成する工程と、上記絶縁膜上および上記溝の壁面上にバリアメタル膜を積層する工程と、上記バリアメタル膜上に金属膜を上記溝が埋め込まれるまで積層する工程と、化学機械的研磨法にて上記バリアメタル膜および上記金属膜のエッチングを、上記溝の上端部と上記バリアメタル膜および上記金属膜の上端面とが同一高さとなるまで行う工程と、上記金属膜のエッチングを上記金属膜の上端面が上記溝の上端部より低くなるまで行う工程と、選択CVD法にて上記金属膜上に保護金属膜を上記保護金属膜の上端面と上記溝の上端部とが同一高さとなるまで積層する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/3205 ,  H01L 21/3065 ,  H01L 21/304 321
FI (5)：
H01L 21/88 J ,  H01L 21/304 321 S ,  H01L 21/302 L ,  H01L 21/88 R ,  H01L 21/88 N
Patent cited by the Patent：
Cited by examiner (2)

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