結晶方位が異なるウェハ上に構築されたデバイス層を有する3次元CMOS集積回路

Inventor： , ,
Applicant, Patent owner：
Agent (3)：坂口博 , 市位嘉宏 , 上野剛史
Gazette classification：公開公報
Application number (International application number)：2004282572
Publication number (International publication number)：2005109498
Application date： Sep. 28, 2004
Publication date： Apr. 21, 2005
Summary：

【課題】pFETが、このデバイスに最適な結晶表面上に配置され、nFETが、このタイプのデバイスに最適な結晶表面上に配置される3D(3次元)集積回路を製作する3D集積化方法を提供すること。【解決手段】本発明の第1の3D集積化方法によれば、第1半導体デバイスが、第1のSOI(シリコン・オン・インシュレータ)基板の半導体表面上にあらかじめ構築され、第2半導体デバイスが、第2のSOI基板の半導体表面上にあらかじめ構築される。これら2つの構造をあらかじめ構築した後で、これらの構造を互いに結合し、ウェハを介して、すなわち貫通ビアを介して相互接続する。第2の3D集積化方法では、第1結晶方位の第1のSOI層を有するブランケットSOI(シリコン・オン・インシュレータ)基板を、第1のSOI層とは異なる結晶方位を有する第2のSOI層上に第2半導体デバイスを有するあらかじめ製作したウェハの表面に結合し、第1のSOI層上に第1半導体デバイスを形成する。【選択図】図3

Claim (excerpt)：

第1シリコン・オン・インシュレータ基板の第1シリコン含有層の表面上に配置された少なくとも第1の半導体デバイスを備える第1相互接続構造を提供するステップであって、前記第1シリコン含有層が、前記第1半導体デバイスに最適な第1表面方位を有するステップと、前記第1相互接続構造の表面にハンドリング・ウェハを取り付けるステップと、第2シリコン・オン・インシュレータ基板の第2シリコン含有層の表面上に、前記第1半導体デバイスとは異なる少なくとも第2の半導体デバイスを備える第2相互接続構造を提供するステップであって、前記第2シリコン含有層が、前記第2半導体デバイスに最適な第2表面方位を有するステップと、前記第1および第2相互接続構造を互いに結合するステップと、前記ハンドリング・ウェハを除去ステップとを含む、3D(3次元)集積化方法。

IPC (7)：

H01L21/8238 , H01L21/336 , H01L27/00 , H01L27/08 , H01L27/092 , H01L27/12 , H01L29/786

FI (8)：

H01L27/08 321G , H01L27/00 301B , H01L27/08 331E , H01L27/12 B , H01L27/12 C , H01L29/78 613A , H01L29/78 627D , H01L29/78 620

F-Term (24)：

5F048AA01 , 5F048AA08 , 5F048AC04 , 5F048BA10 , 5F048BA14 , 5F048BA16 , 5F048BC16 , 5F048BG05 , 5F048CB01 , 5F110AA04 , 5F110BB04 , 5F110BB11 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110GG01 , 5F110GG02 , 5F110GG12 , 5F110GG17 , 5F110GG24 , 5F110GG25 , 5F110NN78 , 5F110QQ16 , 5F110QQ19

Patent cited by the Patent：

Cited by examiner (9)

はり合わせ半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平4-100338 Applicant：ソニー株式会社
特開昭60-154549
特開昭64-018248

Show all

Return to Previous Page