集積回路における隆起型ソース/ドレイン領域の製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：小橋一男 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995283633
Publication number (International publication number)：1996213616
Application date： Oct. 31, 1995
Publication date： Aug. 20, 1996
Summary：

【要約】【課題】隆起型ソース領域及びドレイン領域を具備する平坦化トランジスタを製造する方法を提供する。【解決手段】半導体集積回路のプレーナトランジスタを製造する方法及びそれによって製造される集積回路が提供される。絶縁体内に取囲まれているトランジスタが基板(50)上に形成される。該トランジスタに隣接して基板内に第一ソース及びドレイン領域(76)が形成される。第一基板ソース及びドレイン領域の露出された部分の上で該トランジスタに隣接して導電性隆起型第二ソース及びドレイン領域(80)が形成される。該隆起型第二ソース及びドレイン領域は、その隆起型第二ソース及びドレイン領域の上表面が該トランジスタの上表面と実質的に同一面状であるように形成される。該トランジスタを取囲む誘電体は、該トランジスタを該隆起型第二ソース及びドレイン領域から電気的に分離させる。

Claim (excerpt)：

半導体集積回路の製造方法において、ゲート酸化膜の上側に存在するゲート電極を具備する基板の上にトランジスタを形成し、尚前記トランジスタは複数個のフィールド酸化膜領域によって電気的に分離されており、前記ゲート電極の上に誘電体キャッピング層を形成し、前記ゲート電極に隣接し前記基板内にLDD領域を形成し、前記トランジスタに隣接して側壁酸化物スペーサを形成し、前記側壁酸化物スペーサに隣接し且つ前記LDD領域の実質的に全ての上側に平坦化用隆起型導電性ソース/ドレイン領域を形成する、上記各ステップを有することを特徴とする方法。

IPC (3)：

H01L 29/78 , H01L 21/336 , H01L 21/28 301

FI (3)：

H01L 29/78 301 P , H01L 29/78 301 L , H01L 29/78 301 S

Patent cited by the Patent：

Cited by examiner (9)

特開平4-137535
半導体装置
Gazette classification：公開公報 Application number：特願平4-347849 Applicant：株式会社東芝
特開平4-291929

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