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J-GLOBAL ID：200903061300651636

薄膜トランジスタ装置の製造方法

Inventor： 瀬戸 俊祐
Applicant, Patent owner： 株式会社東芝
Agent (1)： 大胡 典夫 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999284189
Publication number (International publication number)：2001111054
Application date： Oct. 05, 1999
Publication date： Apr. 20, 2001
Summary：

【要約】【課題】 駆動回路一体型のアクティブマトリクス基板にて、ゲートメタル膜のパターン不良による配線不良を防止し、高い表示品位の液晶表示装置を高い歩留まりで製造可能とする。【解決手段】 ゲート絶縁膜30上に成膜されるゲートメタル膜を、1回のフォトリソグラフィ工程によりゲート線(図示せず)、ゲート電極32、33、34にパターン形成後、ゲート電極32、33、34あるいはレジストマスク71〜76をマスクに各半導体層26、27、28に所要のイオン・ドーピングを行い、n型半導体層26、28にn-LDD領域26b、26c、28b、28c、及びソース領域26d、28d並びにドレイン領域26e,28eを形成し、p型半導体層27にソース領域27b及びドレイン領域27cを形成する。

Claim (excerpt)：

絶縁性基板上に半導体材料を成膜する工程と、前記半導体材料をパターン形成して第1半導体層及び第2半導体層を同時に島状に形成する工程と、前記第1半導体層及び第2半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記第1半導体層及び第2半導体層上にゲート電極材料を成膜し、1度のみのパターニングで同時にゲート電極を形成する工程と、イオン・ドーピングにより、前記第1半導体層にn-LDD領域、ソース領域、ドレイン領域を形成し、前記第2半導体層にソース領域、ドレイン領域を形成する工程と、を具備する事を特徴とする薄膜トランジスタ装置の製造方法。

IPC (7)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/1368 ,  H01L 21/265 ,  H01L 21/265 604 ,  H01L 21/3065 ,  H01L 27/08 331

FI (10)：

H01L 21/265 604 M ,  H01L 27/08 331 E ,  H01L 29/78 616 A ,  G02F 1/136 500 ,  H01L 21/265 F ,  H01L 21/302 J ,  H01L 21/302 N ,  H01L 29/78 613 A ,  H01L 29/78 616 L ,  H01L 29/78 616 M

F-Term (70)：

2H092GA59 ,  2H092HA28 ,  2H092JA25 ,  2H092KA04 ,  2H092KA05 ,  2H092KA10 ,  2H092KA12 ,  2H092KA18 ,  2H092KB04 ,  2H092KB24 ,  2H092KB25 ,  2H092MA13 ,  2H092MA27 ,  2H092MA30 ,  2H092MA37 ,  2H092MA41 ,  2H092NA29 ,  2H092PA08 ,  5F004DB02 ,  5F004DB08 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004FA01 ,  5F004FA02 ,  5F048AA07 ,  5F048AB10 ,  5F048AC04 ,  5F048BA16 ,  5F048BB04 ,  5F048BB09 ,  5F048BB12 ,  5F048BB13 ,  5F048BC06 ,  5F048BF02 ,  5F048BF07 ,  5F048BF11 ,  5F048BF12 ,  5F110AA26 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110FF02 ,  5F110GG02 ,  5F110GG13 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HM15 ,  5F110HM18 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN72 ,  5F110PP03 ,  5F110QQ11

Patent cited by the Patent：

Cited by examiner (3)

• 半導体集積回路の作製方法
  Gazette classification：公開公報   Application number：特願平6-333177   Applicant：株式会社半導体エネルギー研究所
• 液晶表示装置
  Gazette classification：公開公報   Application number：特願平7-337863   Applicant：株式会社半導体エネルギー研究所
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-058002   Applicant：富士通株式会社