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J-GLOBAL ID：200903061968153999

半導体装置の製造方法

Inventor：
高橋 実且

About 高橋 実且


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 煤孫 耕郎
Gazette classification：公開公報
Application number (International application number)：1995319663
Publication number (International publication number)：1997139479
Application date： Nov. 14, 1995
Publication date： May. 27, 1997
Summary：
【要約】【課題】 容量の上部、下部電極間のリーク電流防止のために付加される工程を、MOSFET等の他の素子の形成に影響を与えることなく行う。【解決手段】 MOSFETのゲート電極と共通の製造工程で形成される下部電極を有する容量の製造方法において、上部電極層106を形成後、絶縁膜107を形成し、フォトリソグラフィによって、容量の上部電極となる所定の領域以外の容量絶縁膜、上部電極層、上部電極上絶縁膜を除去する。上部電極の絶縁膜による側壁は、MOSFETのサイドウォール形成と同時に行い、容量の上部、下部電極間のリークは防止される。また、リーク防止のために形成した上部電極上絶縁膜がMOSFETのゲート電極上に残らないので、絶縁膜の影響を受けることなく、制御性良くMOSFETのゲート電極形成が可能である。
Claim (excerpt)：
半導体基板上に第1の導電性膜を形成する工程と、前記第1の導電性膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の導電性膜を形成する工程と、前記第2の導電性膜上に、第2の絶縁膜を形成する工程と、第1の絶縁膜と第2の導電性膜、及び第2の絶縁膜を1回のフォトリソグラフィ工程でパターニンし、第1の導電性膜と第2の導電性膜を電極とし、第1の絶縁膜を容量絶縁膜とする容量の製造を含むことを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2)：
H01L 27/10 621 A ,  H01L 27/04 C
Patent cited by the Patent：
Cited by examiner (3)

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