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J-GLOBAL ID：200903062225011592

半導体装置の製造方法

Inventor： 中塚 悟
Applicant, Patent owner： ローム株式会社
Agent (1)： 吉田 稔 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994059424
Publication number (International publication number)：1995273122
Application date： Mar. 29, 1994
Publication date： Oct. 20, 1995
Summary：

【要約】【目的】 N層とI層との境界を明瞭にした上で、製造途中における熱応力や機械的応力によるウエハ割れ等を防止しつつ、I層の薄層化を図ることが可能なPIN接合構造を有する半導体装置の製造方法を提供する。【構成】 高抵抗特性を有する基材ウエハ1の少なくとも一方側の面に対してN型不純物を所定深さまで拡散させる第1工程と、上記基材ウエハ1のN型不純物拡散面に対して、補助ウエハ4を貼り合わせる第2工程と、上記基材ウエハ1の反貼り合わせ面側部位を研磨して、その研磨面側部位にN型不純物の非拡散部でなる所定厚みのI層3を残存させる第3工程と、上記基材ウエハ1の研磨面に対して、P型不純物を所定深さまで拡散させる第4工程と、上記補助ウエハ4を取り除く第5工程と、を順次行う。

Claim (excerpt)：

P層とN層との相互間に高抵抗層のI層が介在されたPIN接合構造を有する半導体装置の製造方法において、高抵抗特性を有する基材ウエハの少なくとも一方側の面に対してN型不純物を所定深さまで拡散させる第1工程と、上記基材ウエハのN型不純物拡散面に対して、補助ウエハを貼り合わせる第2工程と、上記基材ウエハの反貼り合わせ面側部位を研磨して、その研磨面側部位にN型不純物の非拡散部でなる所定厚みのI層を残存させる第3工程と、上記基材ウエハの研磨面に対して、P型不純物を所定深さまで拡散させる第4工程と、上記補助ウエハを取り除く第5工程と、を順次行うようにしたことを特徴とする、半導体装置の製造方法。

IPC (2)：

H01L 21/329 ,  H01L 21/02

Patent cited by the Patent：

Cited by examiner (3)

• 半導体集積回路装置とその製造方法
  Gazette classification：公開公報   Application number：特願平4-005253   Applicant：富士電機株式会社
• 特開昭53-036180
  
• 半導体基板の製造方法
  Gazette classification：公開公報   Application number：特願平4-129057   Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社