半導体リレー

Inventor：
Applicant, Patent owner：
Agent (1)：渡辺正康
Gazette classification：公開公報
Application number (International application number)：1996020913
Publication number (International publication number)：1997213926
Application date： Feb. 07, 1996
Publication date： Aug. 15, 1997
Summary：

【要約】 (修正有)【課題】半導体リレーを、2個のスイッチ素子DMOS FET4,5と、そのゲートに接続したシャント抵抗3を拡散抵抗として1チップの上に構成すると寄生トランジスタ6が形成され、DMOS FET4,5のゲートに入力した信号をバイパスさせるように作用するためDMOS FET4,5の通電量を低減させる。このような障害を発生させない半導体リレーを実現する。【解決手段】入力信号に応答して光信号を発生する発光素子1と、前記の光信号を受光して光起電力を発生するフォトダイオードアレイ2と、この光起電力がゲート・ソース間に印加され、導通状態になる出力用MOS FET4,5を有する半導体リレーにおいて、前記の出力用MOS FET4,5を横型の高耐圧DMOS FETとし、前記ゲート・ソース間に並列的に接続されるシャント抵抗体3を薄膜抵抗体として、同一チップ上に形成して寄生トランジスタ作用の発生を防止して、DMOS FET4,5を通過する電流の低下を防止する。

Claim (excerpt)：

入力信号に応答して光信号を発生する発光素子と、前記の光信号を受光して光起電力を発生するフォトダイオードアレイと、前記のフォトダイオードアレイの光起電力がゲート・ソース間に印加されるとソース・ドレーン間が導通状態になる出力用MOS FETを有する半導体リレーにおいて、前記の出力用MOS FETを横型の高耐圧DMOS FETにし、この高耐圧DMOS FETのゲート・ソース間に並列的に接続する抵抗体を薄膜抵抗体にして同一チップ上に形成したことを特徴とする半導体リレー。

IPC (5)：

H01L 27/15 , H01L 21/8234 , H01L 27/088 , H01L 31/12 , H03K 17/78

FI (5)：

H01L 27/15 D , H01L 31/12 F , H03K 17/78 J , H03K 17/78 F , H01L 27/08 102 J

Patent cited by the Patent：

Cited by examiner (9)

ソリッドステートリレー
Gazette classification：公開公報 Application number：特願平4-061586 Applicant：日本電気株式会社
特表昭59-500157
特表昭59-500157

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