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J-GLOBAL ID：200903062793380950

薄膜磁性体記憶装置

Inventor：
日高 秀人

About 日高 秀人


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：2000316867
Publication number (International publication number)：2002124079
Application date： Oct. 17, 2000
Publication date： Apr. 26, 2002
Summary：
【要約】【課題】 磁気トンネル接合部を有する磁性体メモリセルによって形成されるMRAMデバイスにおいて、データ書込電流の制御を簡略化する。【解決手段】 MTJメモリセルの各列に対応して、ビット線BL,/BLによって形成される折返し型のビット線対が配置される。ビット線BL,/BLは、コラム選択ゲートCSG1〜CSGmを介してデータI/O線対DI/OPを形成するデータ線IO,/IOとそれぞれ結合される。データ書込時において、ビット線対のそれぞれに対応して配置されるイコライズトランジスタ62-1〜62-mはオンする。データ書込電流制御回路51は、データ線IOおよび/IOのそれぞれを高電位状態(Vcc)および低電位状態(Vss)の一方ずつに設定することにより、往復電流としてビット線対を流れるデータ書込電流の方向を書込データのレベルに応じて簡易に制御できる。
Claim (excerpt)：
薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において前記第1のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、前記磁性体メモリセルの列に対応してそれぞれ設けられ、各々が第1および第2のビット線を含む複数のビット線対と、前記データ書込時において、前記複数のビット線対のうちのアドレス選択結果に応じて選択される1つに含まれる前記第1および第2のビット線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、前記複数のビット線対に対応してそれぞれ設けられ、各々が、前記データ書込時において前記第2のデータ書込電流を流すために対応する前記第1および第2のビット線の間を電気的に結合する複数のビット線電流制御回路とをさらに備える、薄膜磁性体記憶装置。
IPC (4)：
G11C 11/14 ,  G11C 11/15 ,  H01L 27/105 ,  H01L 43/08
FI (6)：
G11C 11/14 Z ,  G11C 11/14 B ,  G11C 11/15 ,  H01L 43/08 Z ,  H01L 43/08 A ,  H01L 27/10 447
F-Term (5)：
5F083FZ10 ,  5F083GA30 ,  5F083LA04 ,  5F083LA14 ,  5F083ZA28
Patent cited by the Patent：
Cited by examiner (4)
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