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J-GLOBAL ID：200903063839594787

半導体装置の製造方法

Inventor：
柴 和利

About 柴 和利


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：1999192011
Publication number (International publication number)：2001024187
Application date： Jul. 06, 1999
Publication date： Jan. 26, 2001
Summary：
【要約】【課題】 メタルゲート電極を用いた半導体装置において、工程数を削減し、動的特性にも優れた製造方法を実現する。【解決手段】 MOSFETの製造方法において、半導体基板1上に素子分離領域を形成する工程と、ゲート形成予定域にダミーゲート4を形成する工程と、このダミーゲートをマスクとして前記半導体基板に不純物を導入してソース/ドレイン領域5を形成する工程と、層間絶縁膜を成長する工程と、前記層間絶縁膜を平坦化しながら薄膜化して前記ダミーゲートの表面を露出させる工程と、前記ダミーゲートをメタルゲートに熱置換反応する工程とを含むことを特徴とする。
Claim (excerpt)：
半導体基板上に素子分離領域を形成する工程と、ゲート形成予定域にダミーゲートを形成する工程と、このダミーゲートをマスクとして前記半導体基板に不純物を導入してソース/ドレイン領域を形成する工程と、前記ダミーゲートを熱置換することによりメタルゲートを形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/28 301
FI (4)：
H01L 29/78 301 P ,  H01L 21/28 K ,  H01L 21/28 301 L ,  H01L 29/78 301 G
F-Term (38)：
4M104BB01 ,  4M104BB03 ,  4M104BB18 ,  4M104BB20 ,  4M104CC01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104DD79 ,  4M104DD83 ,  4M104FF18 ,  4M104GG08 ,  4M104HH20 ,  5F040DA06 ,  5F040DA11 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC10 ,  5F040EC12 ,  5F040EF02 ,  5F040EK01 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FA05 ,  5F040FA13 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F040FC10 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22
Patent cited by the Patent：
Cited by examiner (3)

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