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J-GLOBAL ID：200903067235733008

半導体装置

Inventor： 合田 晃 ,  白田 理一郎 ,  間 博顕 ,  清水 和裕 ,  飯塚 裕久 ,  有留 誠一 ,  小井土 直樹 ,  丸山 徹 ,  新井 範久
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000364608
Publication number (International publication number)：2002170893
Application date： Nov. 30, 2000
Publication date： Jun. 14, 2002
Summary：

【要約】【課題】トランジスタの駆動力の低下および信頼性の低下を可及的に防止する。【解決手段】半導体基板2の素子領域上に形成されたゲート絶縁膜5およびこのゲート絶縁膜5上に形成されたゲート電極ならびにこのゲート電極の両側の素子領域に形成された拡散層9を有するトランジスタと、トランジスタおよび拡散層9を覆うように形成されたバリア絶縁膜12とを備え、半導体基板2の表面からバリア絶縁膜12までの高さが、ゲート絶縁膜5とゲート電極との界面の、半導体基板の表面からの高さよりも高くなるように構成されている。

Claim (excerpt)：

半導体基板の素子領域上に形成されたゲート絶縁膜およびこのゲート絶縁膜上に形成されたゲート電極ならびにこのゲート電極の両側の素子領域に形成された拡散層を有するトランジスタと、前記トランジスタおよび前記拡散層を覆うように形成されたバリア絶縁膜とを備え、前記半導体基板の表面から前記バリア絶縁膜までの高さが前記ゲート絶縁膜と前記ゲート電極との界面の、前記半導体基板の表面からの高さよりも高くなるように構成されていることを特徴とする半導体装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

F-Term (23)：

5F001AA01 ,  5F001AA08 ,  5F001AA43 ,  5F001AA60 ,  5F001AB08 ,  5F001AD53 ,  5F001AD94 ,  5F001AF07 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP60 ,  5F083EP76 ,  5F083GA21 ,  5F083JA04 ,  5F101BA01 ,  5F101BA23 ,  5F101BA29 ,  5F101BA33 ,  5F101BB05 ,  5F101BD34 ,  5F101BD45 ,  5F101BF03

Patent cited by the Patent：

Cited by examiner (3)

• 不揮発性半導体記憶装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平11-118115   Applicant：株式会社東芝
• 半導体基板上に半導体装置を形成する方法および半導体装置
  Gazette classification：公開公報   Application number：特願平6-275512   Applicant：インテル・コーポレーション
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平6-286517   Applicant：株式会社東芝