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J-GLOBAL ID：200903067506241939

歩留まり解析方法及びその装置

Inventor：
鎌 田 正

About 鎌 田 正

, 
藤 井 美津男

About 藤 井 美津男


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997004890
Publication number (International publication number)：1998199953
Application date： Jan. 14, 1997
Publication date： Jul. 31, 1998
Summary：
【要約】【課題】 論理回路のような規則性のないパターンを持つ製品の不良の原因を突き止めるための歩留まり解析を自動的に行うことができなかった。【解決手段】 チップ又はウェーハの測定を行い測定結果を出力する測定装置11、故障シミュレーションを行いその結果を出力するシミュレーション実行部14、各素子のレイアウト情報を出力するレイアウト情報生成部18、ダストを検出してダスト情報を出力するダストチェッカ15、測定データ、シミュレーション結果、レイアウト情報、ダスト情報を与えられ、チップ又はウェーハ上の不良候補ノードの位置を特定する制御部17、制御部17が特定した不良候補ノードを表示する表示部20とを備える。
Claim (excerpt)：
チップ又はウェーハに対して良否判定を行うための測定を行い得られた測定結果を出力する測定手段と、故障の有無の判定を行うための故障シミュレーションを行い得られたシミュレーション結果を出力するシミュレーション実行部と、各素子のチップ又はウェーハ上のレイアウト情報を生成して出力するレイアウト情報生成部と、チップ又はウェーハ上に存在するダストを検出してダスト情報を出力するダスト検出手段と、前記測定手段が出力した前記測定結果と、前記シミュレーション実行部が出力した前記シミュレーション結果と、前記レイアウト情報生成部が出力した前記レイアウト情報と、前記ダスト検出手段が出力した前記ダスト情報とを与えられ、チップ又はウェーハ上の不良候補ノードの領域を特定する制御部と、前記制御部が特定した不良候補ノードの領域を表示する表示部と、を備えることを特徴とする歩留まり解析装置。
IPC (4)：
H01L 21/66 ,  G01R 31/28 ,  H01L 21/00 ,  H01L 21/02
FI (5)：
H01L 21/66 Z ,  H01L 21/66 A ,  H01L 21/00 ,  H01L 21/02 Z ,  G01R 31/28 F
Patent cited by the Patent：
Cited by examiner (3)

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