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J-GLOBAL ID：200903067708039511

電界効果トランジスタの製造方法

Inventor：
浅井 周ニ

About 浅井 周ニ


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 中澤 昭彦
Gazette classification：公開公報
Application number (International application number)：1998072445
Publication number (International publication number)：1999274174
Application date： Mar. 20, 1998
Publication date： Oct. 08, 1999
Summary：
【要約】【課題】2段リセスでソース側のみにゲートが埋め込まれたオフセット構造であって、より簡便で、かつ、断線を防止することができる電界効果トランジスタの製造方法を提供する。【解決手段】(1)半導体基板1上に導電性半導体層を形成する工程と、(2)導電性半導体層を掘り込み第1のリセス19を設ける工程と、(3)絶縁膜を堆積して第1のリセス19の内側に位置したゲート開口部7aを形成する工程と、(4)ゲート開口部7aから導電性半導体層をさらに掘り込み、かつ横方向のサイドエッチングを抑制して第2のリセス20を設ける工程と、(5)全面及び第2のリセス20内にゲート電極材料を堆積し、第2のリセス20内のドレイン側のゲート電極材料を除去してソース側近傍のみにゲート電極材料を残すようにして、ゲート電極12を形成する工程と、(6)ゲート電極12の両側の掘り込まれてない導電性半導体層の領域上にオーム性のソース電極13とドレイン電極14を形成する工程と、を有し、(1)から(6)の順序で行われる。
Claim (excerpt)：
(1)半導体基板上に導電性半導体層を形成する工程と、(2)前記導電性半導体層を掘り込み第1のリセスを設ける工程と、(3)絶縁膜を堆積して前記第1のリセスの内側に位置したゲート開口部を形成する工程と、(4)前記ゲート開口部から前記導電性半導体層をさらに掘り込み、かつ横方向のサイドエッチングを抑制して第2のリセスを設ける工程と、(5)全面及び前記第2のリセス内にゲート電極材料を堆積し、第2のリセス内のドレイン側のゲート電極材料を除去してソース側近傍のみにゲート電極材料を残すようにして、ゲート電極を形成する工程と、(6)前記ゲート電極の両側の掘り込まれてない導電性半導体層の領域上にオーム性のソース電極とドレイン電極を形成する工程と、を有し、(1)から(6)の順序で行われることを特徴とする電界効果トランジスタの製造方法。
IPC (5)：
H01L 21/338 ,  H01L 29/812 ,  H01L 29/417 ,  H01L 21/337 ,  H01L 29/808
FI (3)：
H01L 29/80 M ,  H01L 29/50 J ,  H01L 29/80 C
Patent cited by the Patent：
Cited by examiner (3)

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